JPS60213265A - スイツチングレギユレ−タ制御回路 - Google Patents
スイツチングレギユレ−タ制御回路Info
- Publication number
- JPS60213265A JPS60213265A JP6850584A JP6850584A JPS60213265A JP S60213265 A JPS60213265 A JP S60213265A JP 6850584 A JP6850584 A JP 6850584A JP 6850584 A JP6850584 A JP 6850584A JP S60213265 A JPS60213265 A JP S60213265A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- control circuit
- circuit
- switching
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はスイッチングレギュレータ制御回路に関する。
（従来技術）
従来のスイッチングレギュレータは、第１図に示すよう
に、直流正電圧入力端子ｌおよび直流負電圧入力端子２
に接続された１次側スイッチング回路３と、スイッチン
グトランス４と、２次側整流平滑回路５と、出力端子６
および７と、主にパルス幅制御を行う安定化制御回路８
と、駆動回路９と、インターロック制御回路１１と、電
源０Ｎ１０ＦＦ制御回路１６とから構成されている。第
５−は１次側スイッチング回路３の一例を示す回路図で
ある。メイントランジスタ２１Ｋｔｒｉ駆動回路９から
端子２２および２２′を介して第３図（Ｃ）および（ｄ
）Ｋ示すようなパルスに対応した正および負のパルスが
印加される。この結果、トランジスタ２１のコレクタお
よびペースを流れる電流■１およびＩ３はそれぞれ第３
図（ｂ）および（ｅ）ＩｒＣ示すような波形となる。ま
た、メイントランジスタ２１′にも駆動回路９から端子
２３および２３′を介して同様のパルスが与えられるが
、両トランジスタが同時に導通状態にならないよう印加
される。端子２４および２４′からの出力はスイッチン
グトランス４に与えられる。第１図において、まず、直
流正電圧および負電圧が端子１および２１に介して１次
側スイッチング回路３に供給される。矢に、インタ−ロ
ックｍ１ＪＨ回銘１１から第３図（ａ）のような電源Ｏ
Ｎ倍号（高レベル）が１ｇ号？ｆＭｌＺを介して電源０
Ｎ１０ＦＦ制御回路１６に入力されると、回路１６は安
定化制御回路８から与えられる（ＪＮパルスおよびＯＦ
ＦパルスをそのままＩｉ！！１動回路９に送信できる
状態となや。電源ＯＮ悟号は同時に安定化制御回路８に
も入力され、このＯＮ（ｇ号は安定化制御回１８内部の
スロースタート回路を作動させ、この結果、安定化制御
回路＆が信号線１３に出力するＯＮパルスの幅は、数十
ｍｓの時間で徐々に広がり、定常状態に達する。１ｄ号
線１４に出力されるＯＦＦパルスは、第３図（ｄ） Ｋ
示すように、ｍ３図（Ｃ）に示ずＯＮパルスの後縁で立
上る。
に、直流正電圧入力端子ｌおよび直流負電圧入力端子２
に接続された１次側スイッチング回路３と、スイッチン
グトランス４と、２次側整流平滑回路５と、出力端子６
および７と、主にパルス幅制御を行う安定化制御回路８
と、駆動回路９と、インターロック制御回路１１と、電
源０Ｎ１０ＦＦ制御回路１６とから構成されている。第
５−は１次側スイッチング回路３の一例を示す回路図で
ある。メイントランジスタ２１Ｋｔｒｉ駆動回路９から
端子２２および２２′を介して第３図（Ｃ）および（ｄ
）Ｋ示すようなパルスに対応した正および負のパルスが
印加される。この結果、トランジスタ２１のコレクタお
よびペースを流れる電流■１およびＩ３はそれぞれ第３
図（ｂ）および（ｅ）ＩｒＣ示すような波形となる。ま
た、メイントランジスタ２１′にも駆動回路９から端子
２３および２３′を介して同様のパルスが与えられるが
、両トランジスタが同時に導通状態にならないよう印加
される。端子２４および２４′からの出力はスイッチン
グトランス４に与えられる。第１図において、まず、直
流正電圧および負電圧が端子１および２１に介して１次
側スイッチング回路３に供給される。矢に、インタ−ロ
ックｍ１ＪＨ回銘１１から第３図（ａ）のような電源Ｏ
Ｎ倍号（高レベル）が１ｇ号？ｆＭｌＺを介して電源０
Ｎ１０ＦＦ制御回路１６に入力されると、回路１６は安
定化制御回路８から与えられる（ＪＮパルスおよびＯＦ
ＦパルスをそのままＩｉ！！１動回路９に送信できる
状態となや。電源ＯＮ悟号は同時に安定化制御回路８に
も入力され、このＯＮ（ｇ号は安定化制御回１８内部の
スロースタート回路を作動させ、この結果、安定化制御
回路＆が信号線１３に出力するＯＮパルスの幅は、数十
ｍｓの時間で徐々に広がり、定常状態に達する。１ｄ号
線１４に出力されるＯＦＦパルスは、第３図（ｄ） Ｋ
示すように、ｍ３図（Ｃ）に示ずＯＮパルスの後縁で立
上る。
今、インターロック制御回路１１から電源０１” Ｆ信
号（低レベル）が送信され、その送信開始タイミングが
、ＯＮパルスの後縁と一致するかまたはそｔ”ＬＫ近い
場合Ｋｔ′ｉ、第３図（ｄ）に示すように、ＯＮパルス
のあとで、回路３内のメイントランジスタの非動作状態
への移行を早めるためのＯＦＦノ’ルスがでない状態と
なり、特に、負荷が大きく入力端子が低いときには、Ｏ
Ｎパルスの幅は最大に広がっているためメイントランジ
スタ２１または２ ｉ ／の蓄積時間ｔｓ！が想定して
いるパルス幅ｔｓ１ｍａｘを越える現象がおき、この結
果、トランス４が飽和してし１つという欠点がある。さ
らにトランス４のコア温匪が周囲温度の上昇等により高
くなると、飽和磁束密度が下がり、さらに飽和し易くな
る。
号（低レベル）が送信され、その送信開始タイミングが
、ＯＮパルスの後縁と一致するかまたはそｔ”ＬＫ近い
場合Ｋｔ′ｉ、第３図（ｄ）に示すように、ＯＮパルス
のあとで、回路３内のメイントランジスタの非動作状態
への移行を早めるためのＯＦＦノ’ルスがでない状態と
なり、特に、負荷が大きく入力端子が低いときには、Ｏ
Ｎパルスの幅は最大に広がっているためメイントランジ
スタ２１または２ ｉ ／の蓄積時間ｔｓ！が想定して
いるパルス幅ｔｓ１ｍａｘを越える現象がおき、この結
果、トランス４が飽和してし１つという欠点がある。さ
らにトランス４のコア温匪が周囲温度の上昇等により高
くなると、飽和磁束密度が下がり、さらに飽和し易くな
る。
（発明の目的）
本発明の目的は上述の欠点を除去しどのようなタイミン
グで電源を切断した場合にも、電源異常とならないスイ
ッチングレギュレータ制御回路を提供することにある。
グで電源を切断した場合にも、電源異常とならないスイ
ッチングレギュレータ制御回路を提供することにある。
（発明の構成）
本発明の回路は、主電力制御用スイッチングトランジス
タを導通きせるだめの第１のパルスおよび前記スイッチ
ングトランジスタを短時間に非導通状態にさせるための
第２のパルス’Ｔｈ発生ｆるパルス発生手段と、電源切
断信号に応答して前記スイッチングトランジスタへの前
記第１および８ｉ）２のパルス供給を停止させる制御手
段とを有するスイッチングレギュレータ制御回路におい
て、前記第２のパルスを停止させるための前記電源切断
１ｇ号を一定時間遅延させる遅延手段を備えている。
タを導通きせるだめの第１のパルスおよび前記スイッチ
ングトランジスタを短時間に非導通状態にさせるための
第２のパルス’Ｔｈ発生ｆるパルス発生手段と、電源切
断信号に応答して前記スイッチングトランジスタへの前
記第１および８ｉ）２のパルス供給を停止させる制御手
段とを有するスイッチングレギュレータ制御回路におい
て、前記第２のパルスを停止させるための前記電源切断
１ｇ号を一定時間遅延させる遅延手段を備えている。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例を示す図であり、端子ｌおよ
び２を介して直流正電圧および直流負′亀圧が１次側ス
イッチング回ｋ）ｆｌ１３に人力され、１次側スイッチ
ング回路３のスイッチング出力電圧はスイッチングトラ
ンス４に入力され、スイッチングトランス４の２次側巻
線出力は平滑整流回路５に人力され、平滑整流回路５の
出力は出力端子６および７に出力され、出力端子６およ
び７から検出された出力電圧は安定化制御回［８に入力
され、安定化制御回路８はこの検出した電圧と内部基準
電圧とを比較し、定められた発振周期で、定められた出
力゛は圧が出るような幅を持つ第３図（ｄ）に示すＯＮ
パルスヲ１ハ号ｉ１３に出力するとともに、このＯＮパ
ルスの後縁と一致するタイミングでメイントランジスタ
の非動作状態への移行を早めるだめの第３図（ｅ）に示
すＯＦ Ｆパルスを信号Ｎ１４′に出力する。一方、イ
ンターロック制御回路１１は、電源（ＪＮｌｏＦＩＩＪ
ば号を発生し、この信号を電源ＯＮ／（１’Ｆ信号線１
２を介して安定化制御回路８に入力する。回路８は、Ｗ
、４図（ａｌのような（ＪＮ信号（高レベル）が人力さ
れたときには、内部のスロースタート回路が働き出力Ｏ
Ｎパルスの幅が徐々に広がり、出力電圧も徐々に立上が
り、ＯＦＦ信号（低レベル）が入力さｎたときＫは、Ｏ
Ｎパルスの送出を停止する。また前記電源０Ｎ１０ＦＦ
（ｇ号は、前記電源０Ｎ１０ＦＦ信号線１２とし、抵抗
１９およびキャパシタ２０からなるる。さらに前記電源
ＯＮ／ＵＦＦ信号は、前記電源ＯＮ１０ Ｆ Ｆ信号線
１２を介して前記電源０Ｎ１０Ｂ’Ｆ’制御回路１６の
ＡＮＩ）ゲート１８にも入力される。駆動回ｗ！Ｉ９か
らのＩＪＡ′ｉｉｈ信号は信号線１０を介して１次側ス
イッチング回Ｍ３Ｖｃ入力される。
び２を介して直流正電圧および直流負′亀圧が１次側ス
イッチング回ｋ）ｆｌ１３に人力され、１次側スイッチ
ング回路３のスイッチング出力電圧はスイッチングトラ
ンス４に入力され、スイッチングトランス４の２次側巻
線出力は平滑整流回路５に人力され、平滑整流回路５の
出力は出力端子６および７に出力され、出力端子６およ
び７から検出された出力電圧は安定化制御回［８に入力
され、安定化制御回路８はこの検出した電圧と内部基準
電圧とを比較し、定められた発振周期で、定められた出
力゛は圧が出るような幅を持つ第３図（ｄ）に示すＯＮ
パルスヲ１ハ号ｉ１３に出力するとともに、このＯＮパ
ルスの後縁と一致するタイミングでメイントランジスタ
の非動作状態への移行を早めるだめの第３図（ｅ）に示
すＯＦ Ｆパルスを信号Ｎ１４′に出力する。一方、イ
ンターロック制御回路１１は、電源（ＪＮｌｏＦＩＩＪ
ば号を発生し、この信号を電源ＯＮ／（１’Ｆ信号線１
２を介して安定化制御回路８に入力する。回路８は、Ｗ
、４図（ａｌのような（ＪＮ信号（高レベル）が人力さ
れたときには、内部のスロースタート回路が働き出力Ｏ
Ｎパルスの幅が徐々に広がり、出力電圧も徐々に立上が
り、ＯＦＦ信号（低レベル）が入力さｎたときＫは、Ｏ
Ｎパルスの送出を停止する。また前記電源０Ｎ１０ＦＦ
（ｇ号は、前記電源０Ｎ１０ＦＦ信号線１２とし、抵抗
１９およびキャパシタ２０からなるる。さらに前記電源
ＯＮ／ＵＦＦ信号は、前記電源ＯＮ１０ Ｆ Ｆ信号線
１２を介して前記電源０Ｎ１０Ｂ’Ｆ’制御回路１６の
ＡＮＩ）ゲート１８にも入力される。駆動回ｗ！Ｉ９か
らのＩＪＡ′ｉｉｈ信号は信号線１０を介して１次側ス
イッチング回Ｍ３Ｖｃ入力される。
この１次側スイッチング回路３は前記駆＃信号によりス
イッチング動作をする。
イッチング動作をする。
今、インターロック制御回路１１からＯＮ信号が出力さ
れると、このＯＮ信号は電源０Ｎ１０ＦＦ信号＃ｊ）１
２を介して安定化制御回路８に入力される。これにより
安定化制御回路８は、前述したように、内部スロースタ
ート回路により、出力ＯＮパルスの幅を徐々に広げると
ともに、電源０Ｎ１０ＦＦ制御回路１６および駆動回路
９を介して１次側スイッチング回路３をスイッチング動
作させ、出力電圧が徐々に立上る。安定化制御回路８が
ＯＮ信号を受けて、出力パルスを出し始めるまでには、
信号線２１の電位は高レベルとなっている０このため、
前記ＯＮ信号の立上少時にＯＦＦパルスが欠けることは
ない。前記ＯＮ信号の印加中は１次側スイッチング回路
３に含まれるメイントランジスタ２１および２１′は、
ＯＮパルスの幅とトランジスタの蓄積時間ｔｓｌとを加
えた時間だけ動作する。次に、インターロック制御回路
１１からＯＦＦ信号が出力されたとき、第４図（ａ）の
範囲Ｅで立下がった場合には、１次側スイッチング回路
３が動作していないため問題はない。また、範囲Ｆ内の
第４図（ｄ） Ｋ示すＯＮパルスの後縁と一致またはそ
れに近い範囲で立下がった場合にはＪＣ遅延回路１５に
より信号線２１の電位が第４図（ｂ）に示すように除々
に低下し、ゲート１７のスレッショールド以下になるま
でグー）１７は閉じないため、スレッショールド以下に
なるまでの時間がＯＦＦパルスの幅よりも大きくなるよ
う回ｗＪ１５の時定数を設定しておけば、必ず規定のＯ
ＦＦパルスが出力され、これによりメイントランジスタ
を非動作状態にさせてから、１次側スイッチングは停止
し、電源が切断される。従って、従来のように、スイッ
チングトランスが飽和により過大な電流が１次側に眞れ
て電源異常となることがなくなる。
れると、このＯＮ信号は電源０Ｎ１０ＦＦ信号＃ｊ）１
２を介して安定化制御回路８に入力される。これにより
安定化制御回路８は、前述したように、内部スロースタ
ート回路により、出力ＯＮパルスの幅を徐々に広げると
ともに、電源０Ｎ１０ＦＦ制御回路１６および駆動回路
９を介して１次側スイッチング回路３をスイッチング動
作させ、出力電圧が徐々に立上る。安定化制御回路８が
ＯＮ信号を受けて、出力パルスを出し始めるまでには、
信号線２１の電位は高レベルとなっている０このため、
前記ＯＮ信号の立上少時にＯＦＦパルスが欠けることは
ない。前記ＯＮ信号の印加中は１次側スイッチング回路
３に含まれるメイントランジスタ２１および２１′は、
ＯＮパルスの幅とトランジスタの蓄積時間ｔｓｌとを加
えた時間だけ動作する。次に、インターロック制御回路
１１からＯＦＦ信号が出力されたとき、第４図（ａ）の
範囲Ｅで立下がった場合には、１次側スイッチング回路
３が動作していないため問題はない。また、範囲Ｆ内の
第４図（ｄ） Ｋ示すＯＮパルスの後縁と一致またはそ
れに近い範囲で立下がった場合にはＪＣ遅延回路１５に
より信号線２１の電位が第４図（ｂ）に示すように除々
に低下し、ゲート１７のスレッショールド以下になるま
でグー）１７は閉じないため、スレッショールド以下に
なるまでの時間がＯＦＦパルスの幅よりも大きくなるよ
う回ｗＪ１５の時定数を設定しておけば、必ず規定のＯ
ＦＦパルスが出力され、これによりメイントランジスタ
を非動作状態にさせてから、１次側スイッチングは停止
し、電源が切断される。従って、従来のように、スイッ
チングトランスが飽和により過大な電流が１次側に眞れ
て電源異常となることがなくなる。
なお、遅延回路１５はワンショット回路で構成してもよ
い。
い。
（発明の効果）
以上、本発明には、どのようなタイミングで電源を切断
しても電源異常が発生しないという効果がある。
しても電源異常が発生しないという効果がある。
第１図は従来のスイッチングレギュレータを示すブロッ
ク図、第２図は本発明の一実施例を示すブロック図、第
３図（ａ）〜（ｅ）は第１図の各部の波形を示す波形図
、第４図（ａ）〜（ｆ）は第２図の各部の波形を示す波
形および第５図は１次側スイッチング回路を示す回路図
である０ 図において、ｌ・・・・・・端子、２・・・・・・端子
、３・・・・・・１次側スイッチング回路、４・・・・
・・スイッチングトランス、５・・・・・・整流平滑回
路、６・・・・・・正側出力端子、７・・・・・・負側
出力端子、８・・・・・・安定化制御回路、９・・・・
・・駆動回路、１０・・・・・・スイッチング回路駆動
（１ｔｌｉ６１．１１・・・・・・インターロック制御
回路、１２・・・・・・電源０Ｎ１０ｆ”Ｆ信号線、１
３・・・・・・ＯＮ、＜ルス信号巌、１４．１４’・・
・・・・ＯＦＦパルス信号線、１５・・・・・・ＲＣ遅
延回［，１６・・・・・・電源０Ｎ１０ＦＦ制御回路、
１７・・・・・・ＡＮＤゲート、１８・・・・・・ＡＮ
Ｄゲート、１９・・・・・・抵抗、２０・・・・・・コ
ンデンサ。 ｈ３圀 粥５図
ク図、第２図は本発明の一実施例を示すブロック図、第
３図（ａ）〜（ｅ）は第１図の各部の波形を示す波形図
、第４図（ａ）〜（ｆ）は第２図の各部の波形を示す波
形および第５図は１次側スイッチング回路を示す回路図
である０ 図において、ｌ・・・・・・端子、２・・・・・・端子
、３・・・・・・１次側スイッチング回路、４・・・・
・・スイッチングトランス、５・・・・・・整流平滑回
路、６・・・・・・正側出力端子、７・・・・・・負側
出力端子、８・・・・・・安定化制御回路、９・・・・
・・駆動回路、１０・・・・・・スイッチング回路駆動
（１ｔｌｉ６１．１１・・・・・・インターロック制御
回路、１２・・・・・・電源０Ｎ１０ｆ”Ｆ信号線、１
３・・・・・・ＯＮ、＜ルス信号巌、１４．１４’・・
・・・・ＯＦＦパルス信号線、１５・・・・・・ＲＣ遅
延回［，１６・・・・・・電源０Ｎ１０ＦＦ制御回路、
１７・・・・・・ＡＮＤゲート、１８・・・・・・ＡＮ
Ｄゲート、１９・・・・・・抵抗、２０・・・・・・コ
ンデンサ。 ｈ３圀 粥５図
Claims (1)
- 主電力制御用スイッチングトランジスタを導通させるた
めの第１のパルスおよび前記スイッチングトランジスタ
を短時間に非導通状態にさせるための第２のパルスを発
生するパルス発生手段と電源切断信号に応答して前記ス
イッチングトランジスタへの前記第１および第２のパル
スの供給・を停止させる制御手段とを有するスイッチン
グレギュレータ制御回路において、前記第２のパルスの
供給を停止させるための前記電源切断信号を一定時間遅
延させる遅延手段を備えたことを特徴とするスイッチン
グレギュレータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6850584A JPS60213265A (ja) | 1984-04-06 | 1984-04-06 | スイツチングレギユレ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6850584A JPS60213265A (ja) | 1984-04-06 | 1984-04-06 | スイツチングレギユレ−タ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60213265A true JPS60213265A (ja) | 1985-10-25 |
Family
ID=13375622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6850584A Pending JPS60213265A (ja) | 1984-04-06 | 1984-04-06 | スイツチングレギユレ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07337009A (ja) * | 1994-06-08 | 1995-12-22 | Fukushima Nippon Denki Kk | スイッチング電源装置 |
-
1984
- 1984-04-06 JP JP6850584A patent/JPS60213265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07337009A (ja) * | 1994-06-08 | 1995-12-22 | Fukushima Nippon Denki Kk | スイッチング電源装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000350453A (ja) | スイッチング電源 | |
| KR100680047B1 (ko) | 스위칭 모드 전원과 회로 장치 | |
| JPS5953787B2 (ja) | スイツチング方式安定化電源回路 | |
| JP3216598B2 (ja) | スイッチング電源装置 | |
| JPS60213265A (ja) | スイツチングレギユレ−タ制御回路 | |
| JPH0549255A (ja) | スイツチング電源における負荷調整装置および方法 | |
| JPS6227028Y2 (ja) | ||
| JPS6367434B2 (ja) | ||
| JP3297944B2 (ja) | インラッシュ電流制限機能付きフィラメント電源回路 | |
| KR0134704Y1 (ko) | 전원공급장치의 출력전압 안정화 회로 | |
| JPH08228478A (ja) | フライバック型ｄｃ−ｄｃコンバ−タ | |
| JPH02299433A (ja) | 充電回路 | |
| JPH0227912B2 (ja) | Chokuryuanteikadengensochi | |
| JP3261646B2 (ja) | 自励式スイッチング電源装置 | |
| JPS6070969A (ja) | スイツチングレギユレ−タ | |
| JPS60119107A (ja) | バイアス電源回路 | |
| JPH0318430B2 (ja) | ||
| JP2000069751A (ja) | アクティブスナバ付フォワードコンバータ | |
| JP2918933B2 (ja) | 電圧検出回路 | |
| JPH0237275Y2 (ja) | ||
| JPS59201678A (ja) | スイツチングレギユレ−タ | |
| RU2006062C1 (ru) | Импульсный стабилизатор постоянного напряжения понижающего типа | |
| JPS5857768B2 (ja) | トランジスタ定電流回路を有する誘導負荷装置 | |
| JPH0638516A (ja) | 電源装置 | |
| JPS60237860A (ja) | スイツチング型安定化電源装置 |