JPS602078A - インバ−タの制御装置 - Google Patents
インバ−タの制御装置Info
- Publication number
- JPS602078A JPS602078A JP58109988A JP10998883A JPS602078A JP S602078 A JPS602078 A JP S602078A JP 58109988 A JP58109988 A JP 58109988A JP 10998883 A JP10998883 A JP 10998883A JP S602078 A JPS602078 A JP S602078A
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- JP
- Japan
- Prior art keywords
- output
- comparator
- rom
- inverter
- rom10
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/525—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency
- H02M7/527—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation
- H02M7/529—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation using digital control
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＷＭインバータの制御装置の主回路装同に与
える信号をＲＯＭを用いて取出す回路に関するものであ
る。
える信号をＲＯＭを用いて取出す回路に関するものであ
る。
従来のこの種回路のＲ略を第１図に示ブ。図におい−Ｕ
、１は発振器、２は銅山状波発生器、３は電圧検出器、
４はコンパレータ、５はパルス分配器、６はグー１−増
幅器、７８〜７ （１はインバータの主回路スイッチ素
子で、トランジスタやＭＯＳＦＥＴ等で構成されている
。８は交流フィルタを含めた負荷である。この回路にｄ
３いて従〉Ｋは、鋸歯状波発生器２やパルス分配器５を
グー１− Ｉ Ｃで構成していたため、部品点数か多く
なるはかりでなく、任意の傾斜を持つ鋸歯状波１ｂ三角
波を任意の位置に設けることは不用能（ｄうった。
、１は発振器、２は銅山状波発生器、３は電圧検出器、
４はコンパレータ、５はパルス分配器、６はグー１−増
幅器、７８〜７ （１はインバータの主回路スイッチ素
子で、トランジスタやＭＯＳＦＥＴ等で構成されている
。８は交流フィルタを含めた負荷である。この回路にｄ
３いて従〉Ｋは、鋸歯状波発生器２やパルス分配器５を
グー１− Ｉ Ｃで構成していたため、部品点数か多く
なるはかりでなく、任意の傾斜を持つ鋸歯状波１ｂ三角
波を任意の位置に設けることは不用能（ｄうった。
本発明はこの部分をＲＯＭに置換えることにより部品点
数を減少させると共に、任意の傾斜を持つ三角波を任意
の位置に設（Ｊることを可能とし、従って任意の位置の
不等幅ＰＷＭ制御を１ｊない１ワるもので、その要旨は
ＲＯＭ （リードオンリメモリ）、Ｄ／△コンバータ、
電Ｊ−ｉ＝検出回路、コンパレータ、およびコンパレー
タ出力の遅延回路を備えたＰＷＭインバータの制御装置
において、ＲＯＭの一部のデータ出力をインバータの主
回路スイッチ素子のオン、オフ信号とし、また伯の一部
のデータ出力をＤ／Ａコンバータを経由してＰ ＷＭの
助間幅を決める三角波形成用の信号とし、ＲＯＭの上位
のアドレスには前記三角波ど電圧検出回路の出力とを比
較するコンパレータの出ツノとコンパレータ出力の遅延
回路の出力とを接続し、ＲＯＭの下位のアドレスには２
進カウンタの出力を接続したことを特徴とするものであ
る。
数を減少させると共に、任意の傾斜を持つ三角波を任意
の位置に設（Ｊることを可能とし、従って任意の位置の
不等幅ＰＷＭ制御を１ｊない１ワるもので、その要旨は
ＲＯＭ （リードオンリメモリ）、Ｄ／△コンバータ、
電Ｊ−ｉ＝検出回路、コンパレータ、およびコンパレー
タ出力の遅延回路を備えたＰＷＭインバータの制御装置
において、ＲＯＭの一部のデータ出力をインバータの主
回路スイッチ素子のオン、オフ信号とし、また伯の一部
のデータ出力をＤ／Ａコンバータを経由してＰ ＷＭの
助間幅を決める三角波形成用の信号とし、ＲＯＭの上位
のアドレスには前記三角波ど電圧検出回路の出力とを比
較するコンパレータの出ツノとコンパレータ出力の遅延
回路の出力とを接続し、ＲＯＭの下位のアドレスには２
進カウンタの出力を接続したことを特徴とするものであ
る。
次に本発明のブロック図を第２図に示す。第２図におい
ＴＩ、３．４，６．７ａ 〜７ｄ 、８は第１図と同じ
く、それぞれ発振器、電圧検出器、コンパレータ、ゲー
ト増幅器、主回路スイッチ素子１．１５Ｊ、び９萄を示
し、９は発振ｍ１１からクロックをもらう２進カウクタ
、１０は２進カウンタの出力を下位アドレスとするＲＯ
Ｍ、１１はＲＯＭのデータ出力の一部をアナＩ］グ■に
変４％ するＤ／△コンバータ、１２はコンパレータの
出力の遅延回路である。
ＴＩ、３．４，６．７ａ 〜７ｄ 、８は第１図と同じ
く、それぞれ発振器、電圧検出器、コンパレータ、ゲー
ト増幅器、主回路スイッチ素子１．１５Ｊ、び９萄を示
し、９は発振ｍ１１からクロックをもらう２進カウクタ
、１０は２進カウンタの出力を下位アドレスとするＲＯ
Ｍ、１１はＲＯＭのデータ出力の一部をアナＩ］グ■に
変４％ するＤ／△コンバータ、１２はコンパレータの
出力の遅延回路である。
第５３図に各部の波形を示ず。第３図ではインハークの
１サイクルはアドレスＯＯＯまたは６００から始まりア
ドレス１ＦＦまｌごは７ にＦで終る。
１サイクルはアドレスＯＯＯまたは６００から始まりア
ドレス１ＦＦまｌごは７ にＦで終る。
まず発振器の各クロック毎に２進カウンタが動作してＲ
ＯＭのアドレスを順次更新して行き、それに従ってＲＯ
Ｍは各アドレスに対応するデータを順次出力して行く。
ＯＭのアドレスを順次更新して行き、それに従ってＲＯ
Ｍは各アドレスに対応するデータを順次出力して行く。
ＲＯＭのデータどしてはインバータ出力の最小出力状態
の主回路スイッチ素子のオン、オフ信号１３ａ〜ｄがア
ドレスＯＯＯ〜１ＦＦに、インバータ出力の最大比ノコ
状態のオン、。
の主回路スイッチ素子のオン、オフ信号１３ａ〜ｄがア
ドレスＯＯＯ〜１ＦＦに、インバータ出力の最大比ノコ
状態のオン、。
オフ信号１４ａ〜ｄがアドレス６００〜７ ｆ： Ｆに
記憶されている。ＲＯＭ１０の最上位アドレスにコンパ
レータ４の出力Ｑを接続してＪ３Ｌ−Ｊば、どららのア
１−レスのデータを順次出力するかはコンパレータの出
力で決定される。
記憶されている。ＲＯＭ１０の最上位アドレスにコンパ
レータ４の出力Ｑを接続してＪ３Ｌ−Ｊば、どららのア
１−レスのデータを順次出力するかはコンパレータの出
力で決定される。
コンパレータ４の出力は電圧検出回路３から向えられる
可変電圧ｆとＲＯＭのテ゛−タ出力からＤ／′Δコンバ
ータ１１を経由して１；ノられる三角波ｅとで決まる。
可変電圧ｆとＲＯＭのテ゛−タ出力からＤ／′Δコンバ
ータ１１を経由して１；ノられる三角波ｅとで決まる。
従って、例え（Ｊコンパレータ４の出力９か１のときイ
ンバータ出力の最大比ツノ状態のアドレス６００〜７Ｆ
Ｆの何処かでデータを順次出力し、Ｏになるとインバー
タ出ツノの最小出ツノ状態のアドレスＯＯＯ〜１Ｆ［：
のデータを順次出力し、１′ＩＪイクルの内で何度もア
ドレスの切換えを行なう。その結果ＩＪられた主回路ス
イッチのオン、Ａ）信号を第３図の１５ａ〜ｄに示ｔ
ｏこのアドレスの切換え時点が主回路スイッチ素子の切
換え時点と（２る。また、この切換え時点は可変電圧［
ど三角波０との交差時点であるので、連続的に出力電圧
を変化させることができる。
ンバータ出力の最大比ツノ状態のアドレス６００〜７Ｆ
Ｆの何処かでデータを順次出力し、Ｏになるとインバー
タ出ツノの最小出ツノ状態のアドレスＯＯＯ〜１Ｆ［：
のデータを順次出力し、１′ＩＪイクルの内で何度もア
ドレスの切換えを行なう。その結果ＩＪられた主回路ス
イッチのオン、Ａ）信号を第３図の１５ａ〜ｄに示ｔ
ｏこのアドレスの切換え時点が主回路スイッチ素子の切
換え時点と（２る。また、この切換え時点は可変電圧［
ど三角波０との交差時点であるので、連続的に出力電圧
を変化させることができる。
コンパレータ出力の）ヱ延回路１２は主回路スイッチ素
子の切換え時に遅延時間の間だけ上下の主回路スイッチ
索子７ａと７１）、または７Ｃと７ｄを同時にＡフ♂ぜ
るために設けられている。第４図（よその説明のため一
つの三角波の部分のみを抜き出したもので（９る３、コ
ンパレータ４の出力ｇをＲ○ｆｖｌ１７）最１−位アド
レスに入れ、それから部間Ｔ ／ピり理れた波形、？ｌ
−なわちコンパレータ出力の遅延回路の出力♂をＲＯＭ
の２番目の上位アドレスに入れ、９゜９′が１．０また
は０．１のアドレスには切換る上下の主回路スイッチ素
子を両方どもオフにＪるデータを記憶させておく。その
例を１６ａ〜ｄに示す。
子の切換え時に遅延時間の間だけ上下の主回路スイッチ
索子７ａと７１）、または７Ｃと７ｄを同時にＡフ♂ぜ
るために設けられている。第４図（よその説明のため一
つの三角波の部分のみを抜き出したもので（９る３、コ
ンパレータ４の出力ｇをＲ○ｆｖｌ１７）最１−位アド
レスに入れ、それから部間Ｔ ／ピり理れた波形、？ｌ
−なわちコンパレータ出力の遅延回路の出力♂をＲＯＭ
の２番目の上位アドレスに入れ、９゜９′が１．０また
は０．１のアドレスには切換る上下の主回路スイッチ素
子を両方どもオフにＪるデータを記憶させておく。その
例を１６ａ〜ｄに示す。
従って９が第４図のようにＯ−ントンＯと移り変わって
いくとき第４図の１７ａ〜ｄのようにＲＯＭのアＩ〜レ
スはＯＯＯ〜ＩＦＦ代−→＝１００〜５１：Ｆ代−→６
００〜７ＦＦ＝代−２００−３Ｆ Ｆ代−→ＯＯ○〜１
Ｆ Ｆ代へと移り変わり、４００〜５ＦＦ代と２００
〜３ＦＦ代のところで−［下の主回路スイッチ素子を同
時にオフとづる。
いくとき第４図の１７ａ〜ｄのようにＲＯＭのアＩ〜レ
スはＯＯＯ〜ＩＦＦ代−→＝１００〜５１：Ｆ代−→６
００〜７ＦＦ＝代−２００−３Ｆ Ｆ代−→ＯＯ○〜１
Ｆ Ｆ代へと移り変わり、４００〜５ＦＦ代と２００
〜３ＦＦ代のところで−［下の主回路スイッチ素子を同
時にオフとづる。
図から明らかなようにアドレスが切換っても三角波発生
のデータはＯＯＯ〜ＩＦＦ代、２００〜３ Ｆ Ｆ代、
４００〜５ＦＦ代、および６００〜７ＦＦ代に同じ内容
が記憶されているので、三角波は常に同じ波形が出力さ
れる。もちろんインバータ出力の最大出力状態のアドレ
スと最小出力状態のアドレスのデータ共、上下の主回路
スイッチ素子の切換るアドレスは同時にＡ）づ゛るデー
タを記憶させている。その様子を第５図に示づ。
のデータはＯＯＯ〜ＩＦＦ代、２００〜３ Ｆ Ｆ代、
４００〜５ＦＦ代、および６００〜７ＦＦ代に同じ内容
が記憶されているので、三角波は常に同じ波形が出力さ
れる。もちろんインバータ出力の最大出力状態のアドレ
スと最小出力状態のアドレスのデータ共、上下の主回路
スイッチ素子の切換るアドレスは同時にＡ）づ゛るデー
タを記憶させている。その様子を第５図に示づ。
第５図は第２図のアドレス０３５〜０３Ｄを拡大して各
アドレスのデータを表示したものである。
アドレスのデータを表示したものである。
インバータ出力１３の波形にｄ５いて、斜めで表わされ
ているアドレス０３７，０３９では上下の主回路スイッ
チ素子を同時にオフとしているので、スイッチ素子の逆
並列ダイオードの内、上下いずれが導通し−Ｃいるかが
不定なので斜めとしたものである。
ているアドレス０３７，０３９では上下の主回路スイッ
チ素子を同時にオフとしているので、スイッチ素子の逆
並列ダイオードの内、上下いずれが導通し−Ｃいるかが
不定なので斜めとしたものである。
上記実施例の説明は８ヒツト２キロバイ１〜のＲＯＭの
場合で行ったが、アドレス数を増すために１’＜ ＯＭ
を直列使用したり、データ数を１（′２づ−ために並列
使用しても同様である。また実流例では半サイクル８パ
ルス一部子等幅のＰＷＭ制御波形で示されＣいるがパル
ス数を変更することも、三角波の（Ｉｎ斜を変更するこ
とも、単にＲＯＭの記１０内容を変更づるだけＣ配線等
の変更を行うこと無く実現できる。
場合で行ったが、アドレス数を増すために１’＜ ＯＭ
を直列使用したり、データ数を１（′２づ−ために並列
使用しても同様である。また実流例では半サイクル８パ
ルス一部子等幅のＰＷＭ制御波形で示されＣいるがパル
ス数を変更することも、三角波の（Ｉｎ斜を変更するこ
とも、単にＲＯＭの記１０内容を変更づるだけＣ配線等
の変更を行うこと無く実現できる。
このＪ：うに本発明はＲＯＭの使用により簡単な回路で
インバータのＰＷＭ制御を１１なうのに有効な手段を１
１ｙ供Ｊるものである
インバータのＰＷＭ制御を１１なうのに有効な手段を１
１ｙ供Ｊるものである
第１図は従来のこの種装置の一例を示１回路図、第２図
は本発明の実施例を示す回路図、第３図は第２図に示し
た実施例の各部の波形を示づ一部、第４図は第３図の一
部を拡大した波形図、第５図に１、第３図の他の一部を
拡大した波形図である。 １３ａ−ｄ・・・・・・最小出力状態にｄハブるインバ
−タ出ノフのＲＯＭδ己憶テ−９ デーａ−ｄ・・・・・・最小出力状態にａ３ Ｉｊるイ
ンバータ出力のＲＯＭ記憶データ １５ａ−ｄ・・・・・・実動作時のｆ＜ ＯＭデータ出
力１Ｇａ−（１・・・・・上下主回路スイッチ水子を同
時にオフづるアドレスのＲＯＭ記憶デ ータ 盗 ３ 図 １３に １４４〜 １５に〜 片 ４ 因 オ ５ 因 ／３ｄ
は本発明の実施例を示す回路図、第３図は第２図に示し
た実施例の各部の波形を示づ一部、第４図は第３図の一
部を拡大した波形図、第５図に１、第３図の他の一部を
拡大した波形図である。 １３ａ−ｄ・・・・・・最小出力状態にｄハブるインバ
−タ出ノフのＲＯＭδ己憶テ−９ デーａ−ｄ・・・・・・最小出力状態にａ３ Ｉｊるイ
ンバータ出力のＲＯＭ記憶データ １５ａ−ｄ・・・・・・実動作時のｆ＜ ＯＭデータ出
力１Ｇａ−（１・・・・・上下主回路スイッチ水子を同
時にオフづるアドレスのＲＯＭ記憶デ ータ 盗 ３ 図 １３に １４４〜 １５に〜 片 ４ 因 オ ５ 因 ／３ｄ
Claims (1)
- ＲＯＭ ＜リードオンリメモリ）、Ｄ／Δ］ンハータ、
電圧検出回路、コンパレータ、Ｊ５よびコンパレータ出
力の遅延回路を備えたＰＷＭインバータの制御′ＩＩｌ
装謬にＪ５いて、ＲＯＭの一部のデータ出ツノをインバ
ータの主回路スイッチ素子のオン、オフイ菖号とし、ま
た他の一部のデータ出力をＤ ／／ Ａコンバータを経
由してｌ） Ｗ Ｍの時間幅を決める三角波形成用の信
号とし、ＲＯＭの上位のアドレスには前記三角波と電圧
検出回路の出力とを比較ターるコンパレータの出力とコ
ンパレータ出力の遅延回路の出力とを接続し、ＲＯＭの
下位のアドレスには２進カウンタの出力を接続したこと
を特徴と１−るインバータの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109988A JPS602078A (ja) | 1983-06-17 | 1983-06-17 | インバ−タの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109988A JPS602078A (ja) | 1983-06-17 | 1983-06-17 | インバ−タの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS602078A true JPS602078A (ja) | 1985-01-08 |
Family
ID=14524235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109988A Pending JPS602078A (ja) | 1983-06-17 | 1983-06-17 | インバ−タの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879640A (en) * | 1988-06-08 | 1989-11-07 | Das Pawan K | ROM driven PWM inverter |
| US5136373A (en) * | 1989-06-22 | 1992-08-04 | Hamamatsu Photonics K. K. | Image processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743573A (en) * | 1980-08-29 | 1982-03-11 | Meidensha Electric Mfg Co Ltd | Phase controlling equipment of pulse-width modulating inverter |
-
1983
- 1983-06-17 JP JP58109988A patent/JPS602078A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743573A (en) * | 1980-08-29 | 1982-03-11 | Meidensha Electric Mfg Co Ltd | Phase controlling equipment of pulse-width modulating inverter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879640A (en) * | 1988-06-08 | 1989-11-07 | Das Pawan K | ROM driven PWM inverter |
| US5136373A (en) * | 1989-06-22 | 1992-08-04 | Hamamatsu Photonics K. K. | Image processing apparatus |
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