JPS60206130A - 半導体基板のマ−キング方法 - Google Patents
半導体基板のマ−キング方法Info
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- JPS60206130A JPS60206130A JP6394084A JP6394084A JPS60206130A JP S60206130 A JPS60206130 A JP S60206130A JP 6394084 A JP6394084 A JP 6394084A JP 6394084 A JP6394084 A JP 6394084A JP S60206130 A JPS60206130 A JP S60206130A
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- laser
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明は半導体基板のマーキング方法に係り、特に半導
体基板に製造ロフト等を表示する際のマーキング方法の
改良に関する。
体基板に製造ロフト等を表示する際のマーキング方法の
改良に関する。
（ｂ）、技術の背景
半導体集積回路等の半導体装置の量産工程においては、
製造品種の混同防止、製造品質の均−化等の目的で、通
常上としてウェーハ・プロセスの製造設備の容量に見合
った２０〜５０枚程度の半導体基板を以てロットを編成
し、ロフト毎に所定のプロセス条件によって製造工程が
進められる。この場合ロフトの混同を避けるため、各基
板毎に基板面にロフト番号等を表示する必要がある。
製造品種の混同防止、製造品質の均−化等の目的で、通
常上としてウェーハ・プロセスの製造設備の容量に見合
った２０〜５０枚程度の半導体基板を以てロットを編成
し、ロフト毎に所定のプロセス条件によって製造工程が
進められる。この場合ロフトの混同を避けるため、各基
板毎に基板面にロフト番号等を表示する必要がある。
（Ｃ）、従来技術と問題点
従来、上記半導体基板にロット番号等を表示する際のマ
ーキング方法としては、一般的に、ダイアモンド罫書針
によって半導体基板面に刻字する方法が用いられていた
。この方法においては、刻字の際に生ずる半導体の砕片
で半導体基板の主面が汚染されるのを避けるために基板
背面に刻字がなされる。其のためこの方法には、製造工
程中にマークが確認しにくいという欠点や、刻字の際に
半導体基板の主面がテーブルに触れて汚染され、半導体
装置の製造歩留りの低下を招くという欠点があった。
ーキング方法としては、一般的に、ダイアモンド罫書針
によって半導体基板面に刻字する方法が用いられていた
。この方法においては、刻字の際に生ずる半導体の砕片
で半導体基板の主面が汚染されるのを避けるために基板
背面に刻字がなされる。其のためこの方法には、製造工
程中にマークが確認しにくいという欠点や、刻字の際に
半導体基板の主面がテーブルに触れて汚染され、半導体
装置の製造歩留りの低下を招くという欠点があった。
そこで上記欠点を除去する方法として、近■）し−ザ・
マーキング法が提供されている。この方法は、強いレー
ザ・ビームを半導体基板面に選択的に照射し該レーザ照
射部を選択的に溶融させて、その部分にドツト状の凹部
を形成し、この様にして形成した複数のドツト状凹部に
よって文字、数字等のマークを形成する方法である。
マーキング法が提供されている。この方法は、強いレー
ザ・ビームを半導体基板面に選択的に照射し該レーザ照
射部を選択的に溶融させて、その部分にドツト状の凹部
を形成し、この様にして形成した複数のドツト状凹部に
よって文字、数字等のマークを形成する方法である。
この方法においては、レーザの強度を加減することによ
って半導体砕片の飛散が極く僅かに抑えられるので、半
導体基板の主面側にマーキングが可能である。
って半導体砕片の飛散が極く僅かに抑えられるので、半
導体基板の主面側にマーキングが可能である。
上記レーザ・マーキング法において従来は、レーザ源と
してＱスイッチ発振方式によって増幅されたＹＡＧ等の
固体レーザ、即ち固体Ｑスイッチ・レーザが用いられて
おり、従つてパルス持続時間が３０〜１００〔μＳ〕程
度と極めて短い１回のジャイアント・パルス（出力エネ
ルギー＜１００ （ｍＪ）程度）によって、半導体基板
面の一部を選択的に急速に加熱溶融することによって、
該レーザ照射部にドツト状凹部が形成されていた。
してＱスイッチ発振方式によって増幅されたＹＡＧ等の
固体レーザ、即ち固体Ｑスイッチ・レーザが用いられて
おり、従つてパルス持続時間が３０〜１００〔μＳ〕程
度と極めて短い１回のジャイアント・パルス（出力エネ
ルギー＜１００ （ｍＪ）程度）によって、半導体基板
面の一部を選択的に急速に加熱溶融することによって、
該レーザ照射部にドツト状凹部が形成されていた。
ここでドツト状凹部の深さとしては、該基板の主面上に
絶縁膜、配線材料等の層が積層された際にも其の判断が
容易になされるために、少なくとも７０〜８０〔μｍ〕
程度必要であるが、上記Ｑスイッチ・レーザを用いる従
来のレーザ・マーキング方法においては、上記のように
ジャイアント・パルスの持続時間が非常に短いため、上
記深さを有する凹部を形成するためにはレーザの出力エ
ネルギーを極めて高く （例えば５０〜１００ ’ （
ｍＪ）程度）選ぶ必要があった。そのため該従来方法に
おいては、該レーザ・ビームに照射された半導体基板面
が極めて急速に溶融されるので、第１図の模式断面図に
示すように、ドツト状凹部２の周囲に高さ数〔μｍ〕程
度のクラウン状の突起部３が形成される（１は半導体基
板、ＬＰはレーザ・ビームを示す）。
絶縁膜、配線材料等の層が積層された際にも其の判断が
容易になされるために、少なくとも７０〜８０〔μｍ〕
程度必要であるが、上記Ｑスイッチ・レーザを用いる従
来のレーザ・マーキング方法においては、上記のように
ジャイアント・パルスの持続時間が非常に短いため、上
記深さを有する凹部を形成するためにはレーザの出力エ
ネルギーを極めて高く （例えば５０〜１００ ’ （
ｍＪ）程度）選ぶ必要があった。そのため該従来方法に
おいては、該レーザ・ビームに照射された半導体基板面
が極めて急速に溶融されるので、第１図の模式断面図に
示すように、ドツト状凹部２の周囲に高さ数〔μｍ〕程
度のクラウン状の突起部３が形成される（１は半導体基
板、ＬＰはレーザ・ビームを示す）。
このクラウン状突起部３は、プロセス工程を進めて行く
うえでのハンドリングに際して欠は落ちて該半導体基板
面を汚染したり、該半導体基板面に各種パターン（拡散
領域、コンタクト窓、電極配線等）を転写する際の密着
露光において解像度を低下せしめ且つマスクを傷つける
等の問題を生せしめる。
うえでのハンドリングに際して欠は落ちて該半導体基板
面を汚染したり、該半導体基板面に各種パターン（拡散
領域、コンタクト窓、電極配線等）を転写する際の密着
露光において解像度を低下せしめ且つマスクを傷つける
等の問題を生せしめる。
該Ｑスイッチ・レーザを用いる従来の方法において、上
記問題を除去するには前記ジャイアント・パルスの出力
エネルギーを減少せしめれば良いが、クラウン状突起が
生じない程度に出力エネルギーを低下せしめた場合、凹
部の深さが１０数〔μｍ〕程度となり、マークの確認が
困難になる。
記問題を除去するには前記ジャイアント・パルスの出力
エネルギーを減少せしめれば良いが、クラウン状突起が
生じない程度に出力エネルギーを低下せしめた場合、凹
部の深さが１０数〔μｍ〕程度となり、マークの確認が
困難になる。
（ｄ）１発明の目的
本発明は上記従来方法の問題点に鑑みてなされたもので
あり、その目的とするところは、ブロセス工程全般を通
じてマークとして機能するのに充分な深さを有し、且つ
周囲にクラウン状の突起部を持たないドツト状凹部を半
導体基板面に形成することが可能なレーザ・マーキング
方法を提供するにある。
あり、その目的とするところは、ブロセス工程全般を通
じてマークとして機能するのに充分な深さを有し、且つ
周囲にクラウン状の突起部を持たないドツト状凹部を半
導体基板面に形成することが可能なレーザ・マーキング
方法を提供するにある。
（ｅ）０発明の構成
上記の本発明の目的は、半導体基板面の同一領域上に、
パルス化された連続波エネルギー線ビームを複数回照射
することによって、該半導体基板面に凹部を形成する工
程を含む本発明による半導体基板のマーキング方法によ
って達成される。
パルス化された連続波エネルギー線ビームを複数回照射
することによって、該半導体基板面に凹部を形成する工
程を含む本発明による半導体基板のマーキング方法によ
って達成される。
即ち本発明においてはエネルギー線源例えばレーザ源と
して、従来のＱスイッチ・レーザに替わって連続波レー
ザ・ビームを用い、該連続波レーザ・ビームを異なる所
望のパルス幅を有する複数のレーザ・パルスに分割して
半導体基板面の同一領域に順次照射し、該領域にレーザ
・ビームのスポット径に対応したドツト状凹部よりなる
マークを形成するものであり、この際、第１のレーザ・
パルスによって該基板面に７０〜８０〔μｍ〕程度の所
望の深さを有する凹部を形成し、この際発生した凹部周
辺の突起部を前記第１のレーザ・パルスよりパルス幅を
狭めた第２．第３等のレーザ・パルスによって溶融して
平坦化する。
して、従来のＱスイッチ・レーザに替わって連続波レー
ザ・ビームを用い、該連続波レーザ・ビームを異なる所
望のパルス幅を有する複数のレーザ・パルスに分割して
半導体基板面の同一領域に順次照射し、該領域にレーザ
・ビームのスポット径に対応したドツト状凹部よりなる
マークを形成するものであり、この際、第１のレーザ・
パルスによって該基板面に７０〜８０〔μｍ〕程度の所
望の深さを有する凹部を形成し、この際発生した凹部周
辺の突起部を前記第１のレーザ・パルスよりパルス幅を
狭めた第２．第３等のレーザ・パルスによって溶融して
平坦化する。
かくて、半導体基板の主面にウェーハ・プロセス全工程
を通じて確認することが可能な深さを有し、且つ周囲に
突起部を持たないド・ノド・マークが容易に形成でき、
半導体基板面の半導体砕片による汚染や、密着露光に際
しての解像度の低下及びマスクの破損等が防止される。
を通じて確認することが可能な深さを有し、且つ周囲に
突起部を持たないド・ノド・マークが容易に形成でき、
半導体基板面の半導体砕片による汚染や、密着露光に際
しての解像度の低下及びマスクの破損等が防止される。
（ｆ）９発明の実施例
以下本発明を、図を用い実施例により具体的に説明する
。
。
第２図は本発明に使用されるレーザ・マーキング装置の
一例を示す模式構成図、第３図は本発明の方法によって
形成されたマークの一例を示す模式断面図で、第４図は
連続波レーザ・パルス形成方法の一例を示すブロック図
である。
一例を示す模式構成図、第３図は本発明の方法によって
形成されたマークの一例を示す模式断面図で、第４図は
連続波レーザ・パルス形成方法の一例を示すブロック図
である。
本発明の方法においては、例えば第２図に示すようなレ
ーザ・マーキング装置が用いられ、例えば連続波アルゴ
ン（Ａｒ）レーザ発生部１１で形成された連続波Ａｒレ
ーザ・ビームＬｃをゲート１２によって所望の異なるパ
ルス幅を有する複数のレーザ・パルスに分割し、該複数
のレーザ・パルスを反射鏡１３．集光レンズ１４を介し
て例えば１００〜数１００〔μｍ〕程度の所定のビーム
・スポット径に集光して、Ｘ−Ｙステージ１５上に載置
した被処理シリコン・ウェーハ１６面の同一の場所に順
次照射し、此の場所に７０〜８０〔μｍ〕程度の所望の
深さを有するドツト状の凹部１７を形成する。
ーザ・マーキング装置が用いられ、例えば連続波アルゴ
ン（Ａｒ）レーザ発生部１１で形成された連続波Ａｒレ
ーザ・ビームＬｃをゲート１２によって所望の異なるパ
ルス幅を有する複数のレーザ・パルスに分割し、該複数
のレーザ・パルスを反射鏡１３．集光レンズ１４を介し
て例えば１００〜数１００〔μｍ〕程度の所定のビーム
・スポット径に集光して、Ｘ−Ｙステージ１５上に載置
した被処理シリコン・ウェーハ１６面の同一の場所に順
次照射し、此の場所に７０〜８０〔μｍ〕程度の所望の
深さを有するドツト状の凹部１７を形成する。
然る後Ｘ−Ｙステージ１５をＸ乃至はＹ方向に所定の距
離動かして上記凹部形成操作を繰り返し、このようにし
て形成した複数の凹部によって該被処理シリコン・ウェ
ーハ面に数字若しくは記号等のマークを形成する。
離動かして上記凹部形成操作を繰り返し、このようにし
て形成した複数の凹部によって該被処理シリコン・ウェ
ーハ面に数字若しくは記号等のマークを形成する。
用いられるレーザ・パルスの数は例えば４個程度とし、
パルス幅は第１のパルスから第４のパルスに向かって順
次狭く形成され、第１のパルスで所定の深さく７０〜８
０μｍ程度）の凹部を形成し、第２． 第３．第４のパ
ルスで第１のレーザ・パルスを照射した際に凹部の周囲
に生じた突起部の再溶融平坦化がなされる。
パルス幅は第１のパルスから第４のパルスに向かって順
次狭く形成され、第１のパルスで所定の深さく７０〜８
０μｍ程度）の凹部を形成し、第２． 第３．第４のパ
ルスで第１のレーザ・パルスを照射した際に凹部の周囲
に生じた突起部の再溶融平坦化がなされる。
なおここで、ビームスポット径を順次拡大して行くこと
、及びレーザ発振のモードを選ぶこと、により更に平坦
化が促進される。
、及びレーザ発振のモードを選ぶこと、により更に平坦
化が促進される。
パルス幅の調節はゲート１２の０Ｎ−ＯＦＦによってな
され、具体的にはレーザ・パワーＩｏＣｗ〕程度におい
て例えば、第１のパルス幅１０（ｍｓ）程度、第２ノハ
ルス幅７〔ｍｓ〕程度、第３のパルス幅５〔ｍｓ〕程度
、第４のパルス幅３（ｍｓ）程度、パルス間隔５〜１０
（ｍＳ）程度に設定される。
され、具体的にはレーザ・パワーＩｏＣｗ〕程度におい
て例えば、第１のパルス幅１０（ｍｓ）程度、第２ノハ
ルス幅７〔ｍｓ〕程度、第３のパルス幅５〔ｍｓ〕程度
、第４のパルス幅３（ｍｓ）程度、パルス間隔５〜１０
（ｍＳ）程度に設定される。
第３図は上記実施例によって形成したマークの形状の一
例を示す模式断面図である。即ち上記方法で、例えば直
径Ａが１００〜２００〔μｍ〕程度、深さＢが７０〜８
０〔μｍ〕程度で、周囲が略平坦化されたドツト状凹部
１７が形成される。なお同図において、１６は被処理シ
リコン・ウェーハを示している。
例を示す模式断面図である。即ち上記方法で、例えば直
径Ａが１００〜２００〔μｍ〕程度、深さＢが７０〜８
０〔μｍ〕程度で、周囲が略平坦化されたドツト状凹部
１７が形成される。なお同図において、１６は被処理シ
リコン・ウェーハを示している。
第４図は上記レーザ・マーキング装置のゲート駆動方法
の一例を示すブロック図で、図中、２１は制御用パルス
発生回路、２２はパルス幅（ＰＷＭ）変調回路、２３は
ゲート駆動回路、１２はレーザ・パルス形成用のゲート
、Ｐｃは制御パルス、ＰＧＩ〜ｐｃａはゲート駆動パル
スである。
の一例を示すブロック図で、図中、２１は制御用パルス
発生回路、２２はパルス幅（ＰＷＭ）変調回路、２３は
ゲート駆動回路、１２はレーザ・パルス形成用のゲート
、Ｐｃは制御パルス、ＰＧＩ〜ｐｃａはゲート駆動パル
スである。
この方法においては、制御パルスＰＣの形状を種々に変
え、且つパルス変換のタイミングを選ぶことによって、
所望の異なるパルス幅を有する所望の数のゲート駆動パ
ルスを発生させることができる。
え、且つパルス変換のタイミングを選ぶことによって、
所望の異なるパルス幅を有する所望の数のゲート駆動パ
ルスを発生させることができる。
なおゲートはチョッパ等によりレーザ・ビームを遮断す
る機械的方式、ミラー等によりレーザ・ビームを別な方
向へ反射させる光学的方式のいずれであっても良い。
る機械的方式、ミラー等によりレーザ・ビームを別な方
向へ反射させる光学的方式のいずれであっても良い。
（ｇ）０発明の効果
・以上詳細に説明したように本発明によれば、半導体基
板面にウェーハ・プロセスの全工程を通して、即ち上部
に絶縁膜、配線材料層等が積層された時点でも確認する
ことが容易な深さを有するドツト状の凹部よりなり、且
つ周囲に高い突起部を持たないマークを容易に形成でき
る。
板面にウェーハ・プロセスの全工程を通して、即ち上部
に絶縁膜、配線材料層等が積層された時点でも確認する
ことが容易な深さを有するドツト状の凹部よりなり、且
つ周囲に高い突起部を持たないマークを容易に形成でき
る。
従って、本発明の方法を用いてロット番号等のマーキン
グを行うことにより、ハンドリングに際しての半導体砕
片の発生、密着露光に際しての解像度の低下及びマスク
の破損等が防止されるので、半導体装置の製造歩留りが
向上する。
グを行うことにより、ハンドリングに際しての半導体砕
片の発生、密着露光に際しての解像度の低下及びマスク
の破損等が防止されるので、半導体装置の製造歩留りが
向上する。
なお本発明の方法には、レーザ以外に光、電子線等のエ
ネルギー線を用いることも出来る。
ネルギー線を用いることも出来る。
第１図は従来のレーザ・マーキング方法で形成したドツ
ト・マークの形状を示す模式断面図、第２図は本発明の
方法に用いられるレーザ・マーキング装置における装置
構成の一例を示す模式図、第３図は本発明の方法で形成
したドツト・マークの形状の一例を示す模式断面図で、
第４図はレーザ・パルスのパルス幅制御方法の一例を示
す模式図において、１１は連続波アルゴン・レーザ発生
部、１２はゲート、１３は反射鏡、１４は集光レンズ、
１５はＸ−Ｙステージ、１６は被処理シリコン・ウェー
ハ、１７はドツト状凹部、２１は制御用パルス発生回路
、２２はパルス幅変調回路、２３はゲート駆動回路、Ｌ
、は連続波Ａｒレーザを示す。 寮１ 阻 ｌ Ｌ ｍ” 県２酊
ト・マークの形状を示す模式断面図、第２図は本発明の
方法に用いられるレーザ・マーキング装置における装置
構成の一例を示す模式図、第３図は本発明の方法で形成
したドツト・マークの形状の一例を示す模式断面図で、
第４図はレーザ・パルスのパルス幅制御方法の一例を示
す模式図において、１１は連続波アルゴン・レーザ発生
部、１２はゲート、１３は反射鏡、１４は集光レンズ、
１５はＸ−Ｙステージ、１６は被処理シリコン・ウェー
ハ、１７はドツト状凹部、２１は制御用パルス発生回路
、２２はパルス幅変調回路、２３はゲート駆動回路、Ｌ
、は連続波Ａｒレーザを示す。 寮１ 阻 ｌ Ｌ ｍ” 県２酊
Claims (2)
- （１）半導体基板面の同−領域上に、パルス化された連
続波エネルギー線ビームを複数回照射することによって
該半導体基板面に凹部を形成する工程を有することを特
徴とする半導体基板のマーキング方法。 - （２）上記連続波エネルギー線ビームの複数個のパルス
のパルス幅が、順次小さく選定されてなることを特徴と
する特許請求の範囲第１項記載の半導体基板のマーキン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6394084A JPS60206130A (ja) | 1984-03-30 | 1984-03-30 | 半導体基板のマ−キング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6394084A JPS60206130A (ja) | 1984-03-30 | 1984-03-30 | 半導体基板のマ−キング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206130A true JPS60206130A (ja) | 1985-10-17 |
Family
ID=13243845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6394084A Pending JPS60206130A (ja) | 1984-03-30 | 1984-03-30 | 半導体基板のマ−キング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206130A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138057A (ja) * | 2013-01-16 | 2014-07-28 | Hitachi Metals Ltd | 窒化物半導体ウェハのマーキング方法および識別符号付き窒化物半導体ウェハ |
| JP2014154661A (ja) * | 2013-02-07 | 2014-08-25 | Hitachi Metals Ltd | 窒化物半導体ウェハおよび窒化物半導体ウェハのマーキング方法 |
| WO2019093194A1 (ja) * | 2017-11-07 | 2019-05-16 | 住友電工焼結合金株式会社 | 鉄系焼結体とそのレーザーマーキング方法並びに製造方法 |
| WO2020084931A1 (ja) * | 2018-10-22 | 2020-04-30 | 株式会社Sumco | レーザマーク付きシリコンウェーハの製造方法およびレーザマーク付きシリコンウェーハ |
-
1984
- 1984-03-30 JP JP6394084A patent/JPS60206130A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138057A (ja) * | 2013-01-16 | 2014-07-28 | Hitachi Metals Ltd | 窒化物半導体ウェハのマーキング方法および識別符号付き窒化物半導体ウェハ |
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| CN111315529A (zh) * | 2017-11-07 | 2020-06-19 | 住友电工烧结合金株式会社 | 铁系烧结体、铁系烧结体的激光标记方法以及铁系烧结体的制造方法 |
| JPWO2019093194A1 (ja) * | 2017-11-07 | 2020-09-24 | 住友電工焼結合金株式会社 | 鉄系焼結体とそのレーザーマーキング方法並びに製造方法 |
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| US11515263B2 (en) | 2018-10-22 | 2022-11-29 | Sumco Corporation | Method of producing laser-marked silicon wafer and laser-marked silicon wafer |
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