JPS60198588A - 入出力装置 - Google Patents
入出力装置Info
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- JPS60198588A JPS60198588A JP59054186A JP5418684A JPS60198588A JP S60198588 A JPS60198588 A JP S60198588A JP 59054186 A JP59054186 A JP 59054186A JP 5418684 A JP5418684 A JP 5418684A JP S60198588 A JPS60198588 A JP S60198588A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はビデオ機器と他の情報処理装置とに接続可能な
入出力装置に関し、特にビデオ機器よりのビデオ情報を
他の情報処理装置にて読み込み可能な入出力装置に関す
るものである。
入出力装置に関し、特にビデオ機器よりのビデオ情報を
他の情報処理装置にて読み込み可能な入出力装置に関す
るものである。
［従来技術１
従来はデジタル情報処理装置への画像情報の入力はディ
ジタイザ、ファクシミリなどの固定された画像情報のみ
であり、ＶＴＲ、ビデオカメラ、ビデオディスク又はテ
レビチューナ等よりの様にリアルタイムで画像情報の変
化するものを入力することは出来なかった。
ジタイザ、ファクシミリなどの固定された画像情報のみ
であり、ＶＴＲ、ビデオカメラ、ビデオディスク又はテ
レビチューナ等よりの様にリアルタイムで画像情報の変
化するものを入力することは出来なかった。
［目的］
本発明は上述の従来技術の問題点に鑑みなされたもので
、ビデオ機器よりのリアルタイムで変化する画像情報を
情報処理装置で入力可能とする入出力装置を提供するこ
とを目的とする。
、ビデオ機器よりのリアルタイムで変化する画像情報を
情報処理装置で入力可能とする入出力装置を提供するこ
とを目的とする。
またビデオ機器よりの情報と情報処理装置よりの情報を
合成して出力可能な入出力装置を提供することを目的と
する。
合成して出力可能な入出力装置を提供することを目的と
する。
［実施例］
第１図は本発明の機能ブロック図であり、１００はビデ
オ機器、１０１は情報処理装置、ｌｌＯは本発明の入出
力装置であり、１０２の変換手段、１０３の書き込み手
段、１０４の記憶手段、１０５の読み出し手段、１０６
の出力手段よりなる。
オ機器、１０１は情報処理装置、ｌｌＯは本発明の入出
力装置であり、１０２の変換手段、１０３の書き込み手
段、１０４の記憶手段、１０５の読み出し手段、１０６
の出力手段よりなる。
ビデオ機器１００よりのビデオ情報は変換手段１０２に
てデジタル情報に変換され、書き込み手段１０３にて記
憶手段１０４に記憶される。
てデジタル情報に変換され、書き込み手段１０３にて記
憶手段１０４に記憶される。
一方情報処理装置１０１は読み出し手段にて記憶手段１
０４に記憶されているデジタル情報化されたビデオ機器
１００よりの情報を読み出し、必要に応じて記憶手段１
０４よりの読み出し情報と情報処理装置１０１よりの出
力情報とを出力手段１０６にて合成して出力する。
０４に記憶されているデジタル情報化されたビデオ機器
１００よりの情報を読み出し、必要に応じて記憶手段１
０４よりの読み出し情報と情報処理装置１０１よりの出
力情報とを出力手段１０６にて合成して出力する。
以下図面を参照して本発明の一実施例を＋ｆＴ細に説明
する。
する。
第２図は本発明に係る一実施例のブロック図であり、図
中１はビデオ機器であり、画像情報がコンポジットビデ
オ信号として出力される。このビデオ機器はコンポジッ
ト信号を出力するものであればＶＴＲ機器、テレビカメ
ラ機器またテレビチューナ等を問わない。２はパーソナ
ルコンピュータ等のホストのコンピュータ（以下ホスト
ＣＰＵと略す）、３はホストの表示制御装置であり、４
はＣＲＴ表示装置である。
中１はビデオ機器であり、画像情報がコンポジットビデ
オ信号として出力される。このビデオ機器はコンポジッ
ト信号を出力するものであればＶＴＲ機器、テレビカメ
ラ機器またテレビチューナ等を問わない。２はパーソナ
ルコンピュータ等のホストのコンピュータ（以下ホスト
ＣＰＵと略す）、３はホストの表示制御装置であり、４
はＣＲＴ表示装置である。
ホストｃＰＵ２は本実施例の後述のＲＡＭ１２の記憶デ
ータの読み出し、ホストＣＰＵ２により制御されるホス
ト表示制御袋ｒＩ３はＲＡＭＩ ２よリデータを読み出
し、ＣＲＴ表示装置４に表示する様後述のディスプレイ
コントローラ１６ヲｆｌＪＪＷする。
ータの読み出し、ホストＣＰＵ２により制御されるホス
ト表示制御袋ｒＩ３はＲＡＭＩ ２よリデータを読み出
し、ＣＲＴ表示装置４に表示する様後述のディスプレイ
コントローラ１６ヲｆｌＪＪＷする。
５はビデオ機器ｌよりのコンポジット信号をＨ３ＹＮＣ
信号、ＶＳＹＮＣ信号、ビデオ信号に分離するセパレー
タ、６はセパレータ２よりのビデオ信号よりブランク信
号を取り出すコンパレータ、７は３２ビツトのシフトレ
ジスタＡであり、８はクロック発生回路である。このク
ロック発生回路８はセパレータ５よりのＨＳＹＮＣ信号
と■５ＹＮＣ信号、及びビデオ信号を基にクロック信号
を生成し、このクロック信号をコンパレータ６よりのブ
ランク信号により同期をとりコンスタントクロツク信号
とする。シフトレジスタＡ７はこのコンスタントクロッ
ク信号をシフトクロックとしてビデオ信号を取り込む。
信号、ＶＳＹＮＣ信号、ビデオ信号に分離するセパレー
タ、６はセパレータ２よりのビデオ信号よりブランク信
号を取り出すコンパレータ、７は３２ビツトのシフトレ
ジスタＡであり、８はクロック発生回路である。このク
ロック発生回路８はセパレータ５よりのＨＳＹＮＣ信号
と■５ＹＮＣ信号、及びビデオ信号を基にクロック信号
を生成し、このクロック信号をコンパレータ６よりのブ
ランク信号により同期をとりコンスタントクロツク信号
とする。シフトレジスタＡ７はこのコンスタントクロッ
ク信号をシフトクロックとしてビデオ信号を取り込む。
また９は３２進のカウンタ、ｌＯはアドレスカウンタ、
１１は加算器である。このアドレスカウンタｌＯはカウ
ンタ９よりの信号によりカウントアツプするが、ＣＲＴ
表示装置４に対する１行分のアドレスビット数のみの容
量であるため１行分のアドレスデータ出力後、再び０°
゛に戻ってしまうため加算器で１行分ずつのアドレスを
加算してＲＡＭ１２への書き込みアドレスとしている。
１１は加算器である。このアドレスカウンタｌＯはカウ
ンタ９よりの信号によりカウントアツプするが、ＣＲＴ
表示装置４に対する１行分のアドレスビット数のみの容
量であるため１行分のアドレスデータ出力後、再び０°
゛に戻ってしまうため加算器で１行分ずつのアドレスを
加算してＲＡＭ１２への書き込みアドレスとしている。
ＲＡＭ７へのビデオ機器ｌよりの画像情報の書き込みは
コンスタントクロックに同期してシフトレジスタＡ７に
取り込まれたビデ゛オ信号がシフトレジスタＡ７に３２
ビット分揃うと、このコンスタントクロックをカウント
するカウンタ９よりボート書き込みコントロール信号が
出力され、シフトレジスタＡ７の３２ビットのデータが
加算器１１より出力されるＲＡＭアドレスに従いＲＡＭ
１ｚ内に書き込まれる。上述の様に加算器１１よりのア
ドレスデータはボート書き込みコントロール信号出力毎
にカウントアツプされるアドレスカウンタ１０の値と、
アドレスカウンタｌＯが０°”に戻る毎に加算器により
加算されるデータにより生成されている。
コンスタントクロックに同期してシフトレジスタＡ７に
取り込まれたビデ゛オ信号がシフトレジスタＡ７に３２
ビット分揃うと、このコンスタントクロックをカウント
するカウンタ９よりボート書き込みコントロール信号が
出力され、シフトレジスタＡ７の３２ビットのデータが
加算器１１より出力されるＲＡＭアドレスに従いＲＡＭ
１ｚ内に書き込まれる。上述の様に加算器１１よりのア
ドレスデータはボート書き込みコントロール信号出力毎
にカウントアツプされるアドレスカウンタ１０の値と、
アドレスカウンタｌＯが０°”に戻る毎に加算器により
加算されるデータにより生成されている。
１２はタイムシェアリング３ボートＲＡＭアレイ（以下
ＲＡＭと称す）であり、３つのボートよりデータの読み
書きが行なわれる。
ＲＡＭと称す）であり、３つのボートよりデータの読み
書きが行なわれる。
本実施例ではボートｌ及びボート３が読み出し専用、ボ
ート２が書き込み専用となっており、各ボートよりのＲ
ＡＭ１２へのアクセスは見かけ上回時に行なわれる。実
際にはタイミングジェネレータ１７よりの切り換えクロ
ックにより時分割的にアクセスされる。各ボートよりの
アクセスの周期よりも、切り換えクロックの周期が十分
に短い場合に、見かけ上回時アクセスが可能となる。
ート２が書き込み専用となっており、各ボートよりのＲ
ＡＭ１２へのアクセスは見かけ上回時に行なわれる。実
際にはタイミングジェネレータ１７よりの切り換えクロ
ックにより時分割的にアクセスされる。各ボートよりの
アクセスの周期よりも、切り換えクロックの周期が十分
に短い場合に、見かけ上回時アクセスが可能となる。
これを第３図の３ボ一ト同時にアクセス要求が来た場合
の制御タイミングチャートに示す。
の制御タイミングチャートに示す。
第３図図示の如く、タイミングジェネレータ１７よりの
切り換えクロックに従い、ＲＡＭＩ Ｚ内の各ボートに
対する割り当てをＲＡＭ切換タイミングの如くボート２
、ボートｌ、ボート３の順に順次割り当てる。そして割
り当てタイミング開始時に各ボートに対する読み出し／
書き込みコントロール信号が有るか否かを調べ、ある場
合には当該タイミングでボートのアドレス入力に入力さ
れたアドレスデータに従ってデータの読み出し／書き込
みを行なう、書き込みの場合には例えばＲＡＭ切換タイ
ミングの４サイクル分に相当する時間だけ、コントロー
ル信号及びアドレス信号を保持しておけば確実にＲＡＭ
内に書き込まれることになる。また読み出しの場合には
４サイクル経過時には読み出し可能であるのでこのタイ
ミングでデータを取り込めばよい。第３図においてアド
レス入力の破線部分は不確定データ、実線部分は確定デ
ータである。
切り換えクロックに従い、ＲＡＭＩ Ｚ内の各ボートに
対する割り当てをＲＡＭ切換タイミングの如くボート２
、ボートｌ、ボート３の順に順次割り当てる。そして割
り当てタイミング開始時に各ボートに対する読み出し／
書き込みコントロール信号が有るか否かを調べ、ある場
合には当該タイミングでボートのアドレス入力に入力さ
れたアドレスデータに従ってデータの読み出し／書き込
みを行なう、書き込みの場合には例えばＲＡＭ切換タイ
ミングの４サイクル分に相当する時間だけ、コントロー
ル信号及びアドレス信号を保持しておけば確実にＲＡＭ
内に書き込まれることになる。また読み出しの場合には
４サイクル経過時には読み出し可能であるのでこのタイ
ミングでデータを取り込めばよい。第３図においてアド
レス入力の破線部分は不確定データ、実線部分は確定デ
ータである。
以上の様にＲＡＭ１２にはホス）ＣＰＵ２よりのボート
３へのアクセス及びホスト表示制御装置３よりのボート
１へのアクセス、ビデオ機器ｌよりのボート２へのアク
セスがいつでも出来る。つまり、シフトレジスタＡ７よ
り書き込まれたビデオ機器ｌよりのデータはホス）ＣＰ
Ｕ２．ホスト表示制御装置３により、それぞれのタイミ
ングで読み出し可能となる。
３へのアクセス及びホスト表示制御装置３よりのボート
１へのアクセス、ビデオ機器ｌよりのボート２へのアク
セスがいつでも出来る。つまり、シフトレジスタＡ７よ
り書き込まれたビデオ機器ｌよりのデータはホス）ＣＰ
Ｕ２．ホスト表示制御装置３により、それぞれのタイミ
ングで読み出し可能となる。
また−］二述の説明ではボートへの人力はＲＡＭＩ２へ
のアクセスが終了するまで保持する例を説明したがボー
トへのアドレス入力はコントロール信号に同期して自動
的にボートにラッチされ、ＲＡＭ１２へのアクセスが終
了した時点で出力ボートに読み出しデータがセットされ
る様制御してもよい。
のアクセスが終了するまで保持する例を説明したがボー
トへのアドレス入力はコントロール信号に同期して自動
的にボートにラッチされ、ＲＡＭ１２へのアクセスが終
了した時点で出力ボートに読み出しデータがセットされ
る様制御してもよい。
ＲＡＭ１２の読み出し専用ボート３はホス）ＣＰＵ２の
ためのボートであり、ホストＣＰＵ２よりのアドレスへ
スよりのアドレスデータに基づき読み出されたボート３
の出力（読み出しデータ）はＡバッファ１４、Ｂバッフ
ァ１５にラッチされ、ホストＣＰＵ２に取り込まれる。
ためのボートであり、ホストＣＰＵ２よりのアドレスへ
スよりのアドレスデータに基づき読み出されたボート３
の出力（読み出しデータ）はＡバッファ１４、Ｂバッフ
ァ１５にラッチされ、ホストＣＰＵ２に取り込まれる。
またボー）１のアドレス入力に接続されているのはディ
スプレイコントローラ１６であり、ホスト表示制御装置
３よりのＶＳＹＮＣ信号と２ＸＣＣＬＫ信号に同期して
表示アドレス情報とＨ３ＹＮＣ信号を発生する。この表
示アドレス情報はＣＲＴ表示装置４への表示情報出力タ
イミングにより更新される。この表示アドレス情報に従
いＲＡＭ１２内のデータがポー）１出力に読み出され、
シフトレジスタＢにセットされ、これをホスト表示制御
装置３のドツトクロック信号（Ｄ ＣＬ Ｋ）に同期し
て出力される。上述のアドレスの更新はドツトクロック
×３２の周期で行なわれる。これは一般のビデオＲＡＭ
の読み出しタイミングと全く同様の制御である。このた
めこのビデオＲＡＭと全く同様に本実施例のＲＡＭ１２
を用いることができる。
スプレイコントローラ１６であり、ホスト表示制御装置
３よりのＶＳＹＮＣ信号と２ＸＣＣＬＫ信号に同期して
表示アドレス情報とＨ３ＹＮＣ信号を発生する。この表
示アドレス情報はＣＲＴ表示装置４への表示情報出力タ
イミングにより更新される。この表示アドレス情報に従
いＲＡＭ１２内のデータがポー）１出力に読み出され、
シフトレジスタＢにセットされ、これをホスト表示制御
装置３のドツトクロック信号（Ｄ ＣＬ Ｋ）に同期し
て出力される。上述のアドレスの更新はドツトクロック
×３２の周期で行なわれる。これは一般のビデオＲＡＭ
の読み出しタイミングと全く同様の制御である。このた
めこのビデオＲＡＭと全く同様に本実施例のＲＡＭ１２
を用いることができる。
ディスプレイコントローラ１６は例えばＮＥＣ製の７ｚ
ＰＤ７２２０とすることによりｌチップのＬＳＩとする
ことができる。また１９はレディ発生回路であり、タイ
ミングジェネレータ１７よりの信号によりホス）ＣＰＵ
２に対してＲＥＡＤＹ信号を出力する回路である。
ＰＤ７２２０とすることによりｌチップのＬＳＩとする
ことができる。また１９はレディ発生回路であり、タイ
ミングジェネレータ１７よりの信号によりホス）ＣＰＵ
２に対してＲＥＡＤＹ信号を出力する回路である。
また２０は論理和回路であり、′シフトレジスタ８１８
よりのデータとホスト表示制御装置３よりの表示データ
（ＤＤＡＴＡ）との論理和をとるもので、ホストよりの
ＣＲＴ表示装置４への表示データと、ボートｌより読み
出されるビデオ機器ｌよりの画像データを重ね合わせて
出力することができる。
よりのデータとホスト表示制御装置３よりの表示データ
（ＤＤＡＴＡ）との論理和をとるもので、ホストよりの
ＣＲＴ表示装置４への表示データと、ボートｌより読み
出されるビデオ機器ｌよりの画像データを重ね合わせて
出力することができる。
［効果］
以」ニ述べた様に本発明によれば、ビデオ機器よりのリ
アルタイムで変化する画像情報を順次デジタル情報化し
て記憶手段に記憶し、このデジタル情報を任意に他の情
報処理装置にて読み出し、また他のデジタル情報処理装
置に接続される表示装置に出力することができ、またビ
デオ機器よりの画像情報を任意に情報処理装置よりの表
示情報と合成することができる入出力装置が提供できる
。
アルタイムで変化する画像情報を順次デジタル情報化し
て記憶手段に記憶し、このデジタル情報を任意に他の情
報処理装置にて読み出し、また他のデジタル情報処理装
置に接続される表示装置に出力することができ、またビ
デオ機器よりの画像情報を任意に情報処理装置よりの表
示情報と合成することができる入出力装置が提供できる
。
また本発明の記憶手段は従来の表示装置のビデオＲＡＭ
等の表示メモリと全く同様に見なすことができ、表示装
置の接続が可能な情報処理装置であれば何らの負荷をか
けずにビデオ機器よりの画像情報を表示装置に表示させ
、また読み出すことが出来る入出力装置が提供できる。
等の表示メモリと全く同様に見なすことができ、表示装
置の接続が可能な情報処理装置であれば何らの負荷をか
けずにビデオ機器よりの画像情報を表示装置に表示させ
、また読み出すことが出来る入出力装置が提供できる。
第１図は本発明に係る機能ブロック図、第２図は本発明
に係る一実施例のブロック図、
に係る一実施例のブロック図、
Claims (3)
- （１）情報を記憶する記憶手段と、ビデオ機器よりの入
力情報をデジタル情報化する変換手段と、該デジタル情
報を前記記憶手段に書き込む書き込み手段と、前記記憶
手段に記憶の前記デジタル情報を他の情報処理装置より
読み出し可能な読み出し手段とを備えたことを特徴とす
る入出力装置。 - （２）他の情報処理装置よりの入力情報と読み出し手段
による読み出し情報とを合成出力する出力手段を備えた
ことを特徴とする特許請求の範囲第１項記載の入出力装
置。 - （３）書き込み手段はリアルタイムでビデオ機器よりの
入力情報を順次記憶手段に書き込み、読み出し手段は常
時１ｊ２トみ出し＋ｉＪ能であることを特徴とする特許
請求のｉ囲第１項又は第２項に記載の入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054186A JPS60198588A (ja) | 1984-03-23 | 1984-03-23 | 入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054186A JPS60198588A (ja) | 1984-03-23 | 1984-03-23 | 入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198588A true JPS60198588A (ja) | 1985-10-08 |
Family
ID=12963512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054186A Pending JPS60198588A (ja) | 1984-03-23 | 1984-03-23 | 入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198588A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276331A (ja) * | 1988-04-28 | 1989-11-06 | Toshiba Corp | ビデオ合成装置 |
| JPH03212688A (ja) * | 1989-12-05 | 1991-09-18 | Rasterops Corp | 特別効果を与える実時間ビデオ変換器 |
-
1984
- 1984-03-23 JP JP59054186A patent/JPS60198588A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276331A (ja) * | 1988-04-28 | 1989-11-06 | Toshiba Corp | ビデオ合成装置 |
| JPH03212688A (ja) * | 1989-12-05 | 1991-09-18 | Rasterops Corp | 特別効果を与える実時間ビデオ変換器 |
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