JPS601977B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS601977B2 JPS601977B2 JP53127965A JP12796578A JPS601977B2 JP S601977 B2 JPS601977 B2 JP S601977B2 JP 53127965 A JP53127965 A JP 53127965A JP 12796578 A JP12796578 A JP 12796578A JP S601977 B2 JPS601977 B2 JP S601977B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- switching means
- voltage
- vss
- booster circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 claims 3
- 230000005611 electricity Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 239000004973 liquid crystal related substance Substances 0.000 description 8
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- 230000007704 transition Effects 0.000 description 2
- 239000008280 blood Substances 0.000 description 1
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は液晶表示電子時計に用いられる昇圧回路に関す
るものである。
るものである。
従来、ディジタル表示電子時計は表示装置の低消費電流
および時計用論理回路であるＣＭＯＳＩＣとのマッチン
グ性の良さ等の点から液晶表示式が一般的である。
および時計用論理回路であるＣＭＯＳＩＣとのマッチン
グ性の良さ等の点から液晶表示式が一般的である。
しかし液晶表示装置を駆動する場合液晶の飽和電圧以上
の電圧を印加する必要がある。液晶表示は、電池電圧以
上の電圧で駆動し低温領域においても十分な応答速度と
表示コントラストを維持するために昇圧回路が必要であ
る。また、ディジタル時計の多機能化に伴って、液晶表
示装置のマルチプレックス駆動方式が電極端子数を縮小
させるために提案されている。１／３バイアス法のマル
チプレツクス駆動は、基準電圧−ＶＳＳ，に対して−２
ＶＳ３，一３Ｖ３Ｓ，の電圧源が必要である。
の電圧を印加する必要がある。液晶表示は、電池電圧以
上の電圧で駆動し低温領域においても十分な応答速度と
表示コントラストを維持するために昇圧回路が必要であ
る。また、ディジタル時計の多機能化に伴って、液晶表
示装置のマルチプレックス駆動方式が電極端子数を縮小
させるために提案されている。１／３バイアス法のマル
チプレツクス駆動は、基準電圧−ＶＳＳ，に対して−２
ＶＳ３，一３Ｖ３Ｓ，の電圧源が必要である。
このように液晶駆動するには電源電圧の他に電圧レベル
の異なる電圧発生回路が必要である。
の異なる電圧発生回路が必要である。
第１図は従釆の昇圧回路図を示したものである。第１図
において入力■ｉｎがＶＤＤのときＮチャネルゲートＧ
，がＯＮするのでコンデンサＣ，は（Ｖ。。′一Ｖ３Ｓ
，）ボルトに充電される。そのとき、Ｎチャネルゲート
Ｇ２はＯＦＦであるからＣ２に昇圧されて蓄えられた電
荷を逃がさない。次に■ｉｎが−ＶＳＳ，になると上記
と逆に、ＮチャネルゲートＧ，はＯＦＦ，Ｇ２はＯＮに
なるので両コンデンサの交点Ｐは一Ｖｓｓ・×２ボルト
となりコンデンサＣ２を充電する。これが従来の昇圧回
路の原理であるが次のような理由から昇圧に寄与しない
無効な貫通電流が流れるという欠点を有している。第１
図においてＴＮ２と○２のゲート及びＴＰ，のドレィン
容量の和の寄生容量Ｃａ，ＴＮ，とＧ，のゲート及びＴ
Ｐ２のドレィン容量の和の寄生容量Ｃｂが存在する。○
ｉｎがＶ。。のときＣａは充電され、Ｃｂは放電されて
いる。次に■ｉｎが−ＶＳＳ，になる過渡期には、ＴＰ
，がＯＦＦからＯＮ‘こ変わるのでＣａに充電された電
荷ＱａがＴＰ，のＯＮ抵抗ＲＰ，を通して放電される。
そのときの時定数７ａ。：ＲＰ，，Ｃａである。同時に
ＣｂはＴＮ２のＯＮ抵抗ＲＮ２を通して充電される。そ
の時定数７ｂＣは７ｂＣ＝ＲＮ２，Ｃｂである。また、
■ｉｎが−ＶＳＳ，からＶ血に変わる過度期にはＣａは
充電期間となり、その充電時定数↑ａ。は↑ａ。＝ＲＮ
，，Ｃａである。同時にＣｂは放電期間となり放電時定
数７ｂＤは↑ｂ。＝ＲＰ２’Ｃｂである。ここでＴＰ，
とＴＰ２，ＴＮ，とＴＮ２及び○，とＧ２は面積的に各
々同等になっているのでＣａ≠Ｃｂと見なせる。けれど
も設計条件よりＴＰ，，ＴＰ２，ＴＮ，，ＴＮ２のオン
抵抗の関係はＲＰ，≠ＲＰ２くＲＮ，≠ＲＮ２と設計さ
れている。それゆえに、Ｔａｂ≠↑ｂ。＜７ａｃ≠７比
の関係があり各コンデンサの充電時間は常に放電時間よ
り長くなることがわかる。したがって入力■ｉｎに対す
るＮチャネルゲートＧ，の信号■，、Ｎチャネルゲート
Ｇ２の信号■２のタイミングは第２図のようになる。第
２図において■ｉｎが−ＶＳＳ，からＶＤ。に立ち上る
とき、およびＶ脚から一ＶＳＳ，に立ち下がるとき瞬間
的に■，，■２は共にＶ。。となっているのでＮチャネ
ルゲートＧ，，Ｇ２は、ｔ，とｔ２の期間共にＯＮとな
る。両ゲートが同時にＯＮとなれば昇圧して蓄えた−２
ＶＳＳ，ボルトの電圧が−ＶＳＳ，へ放電され貫通電流
となり電流損失が大きい。この貫通電流は、■ｉｎの入
力周波数に比例するため負荷容量が大きい場合入力周波
数を増さねばならず、それだけ貫通電流が増大する。ま
た液晶のマルチプレックス駆動用の電圧源は多値電圧レ
ベルの電圧を必要とするため更に高圧に昇圧しなければ
ならず、前記貫通電流は増大する。また一方、最近の電
子時計は薄型化、長寿命化の額向にある点からも無効な
電流は極力、低減することが大切である。本発明は上述
の如く、従釆の昇圧回路を有していた無駄な貫通電流を
極めて少くすることによって効率の良い昇圧回路を提供
し、薄型化、長寿命化、更に多機能なディジタル電子時
計を実現するものである。
において入力■ｉｎがＶＤＤのときＮチャネルゲートＧ
，がＯＮするのでコンデンサＣ，は（Ｖ。。′一Ｖ３Ｓ
，）ボルトに充電される。そのとき、Ｎチャネルゲート
Ｇ２はＯＦＦであるからＣ２に昇圧されて蓄えられた電
荷を逃がさない。次に■ｉｎが−ＶＳＳ，になると上記
と逆に、ＮチャネルゲートＧ，はＯＦＦ，Ｇ２はＯＮに
なるので両コンデンサの交点Ｐは一Ｖｓｓ・×２ボルト
となりコンデンサＣ２を充電する。これが従来の昇圧回
路の原理であるが次のような理由から昇圧に寄与しない
無効な貫通電流が流れるという欠点を有している。第１
図においてＴＮ２と○２のゲート及びＴＰ，のドレィン
容量の和の寄生容量Ｃａ，ＴＮ，とＧ，のゲート及びＴ
Ｐ２のドレィン容量の和の寄生容量Ｃｂが存在する。○
ｉｎがＶ。。のときＣａは充電され、Ｃｂは放電されて
いる。次に■ｉｎが−ＶＳＳ，になる過渡期には、ＴＰ
，がＯＦＦからＯＮ‘こ変わるのでＣａに充電された電
荷ＱａがＴＰ，のＯＮ抵抗ＲＰ，を通して放電される。
そのときの時定数７ａ。：ＲＰ，，Ｃａである。同時に
ＣｂはＴＮ２のＯＮ抵抗ＲＮ２を通して充電される。そ
の時定数７ｂＣは７ｂＣ＝ＲＮ２，Ｃｂである。また、
■ｉｎが−ＶＳＳ，からＶ血に変わる過度期にはＣａは
充電期間となり、その充電時定数↑ａ。は↑ａ。＝ＲＮ
，，Ｃａである。同時にＣｂは放電期間となり放電時定
数７ｂＤは↑ｂ。＝ＲＰ２’Ｃｂである。ここでＴＰ，
とＴＰ２，ＴＮ，とＴＮ２及び○，とＧ２は面積的に各
々同等になっているのでＣａ≠Ｃｂと見なせる。けれど
も設計条件よりＴＰ，，ＴＰ２，ＴＮ，，ＴＮ２のオン
抵抗の関係はＲＰ，≠ＲＰ２くＲＮ，≠ＲＮ２と設計さ
れている。それゆえに、Ｔａｂ≠↑ｂ。＜７ａｃ≠７比
の関係があり各コンデンサの充電時間は常に放電時間よ
り長くなることがわかる。したがって入力■ｉｎに対す
るＮチャネルゲートＧ，の信号■，、Ｎチャネルゲート
Ｇ２の信号■２のタイミングは第２図のようになる。第
２図において■ｉｎが−ＶＳＳ，からＶＤ。に立ち上る
とき、およびＶ脚から一ＶＳＳ，に立ち下がるとき瞬間
的に■，，■２は共にＶ。。となっているのでＮチャネ
ルゲートＧ，，Ｇ２は、ｔ，とｔ２の期間共にＯＮとな
る。両ゲートが同時にＯＮとなれば昇圧して蓄えた−２
ＶＳＳ，ボルトの電圧が−ＶＳＳ，へ放電され貫通電流
となり電流損失が大きい。この貫通電流は、■ｉｎの入
力周波数に比例するため負荷容量が大きい場合入力周波
数を増さねばならず、それだけ貫通電流が増大する。ま
た液晶のマルチプレックス駆動用の電圧源は多値電圧レ
ベルの電圧を必要とするため更に高圧に昇圧しなければ
ならず、前記貫通電流は増大する。また一方、最近の電
子時計は薄型化、長寿命化の額向にある点からも無効な
電流は極力、低減することが大切である。本発明は上述
の如く、従釆の昇圧回路を有していた無駄な貫通電流を
極めて少くすることによって効率の良い昇圧回路を提供
し、薄型化、長寿命化、更に多機能なディジタル電子時
計を実現するものである。
第３図は本発明の−実施例を示す回路図である。
第４図は第３図の回路動作を説明する波形図である。こ
こで入力信号■５ は、デューティ比５０％以上のパル
ス波形であることに注意しておきたし、。入力信号■５
が−ＶＳＳ，であるとき、ＮチャネルゲートＧ５はＯＮ
するため、コンデンサＣ３は（Ｖ。。一Ｖ３８．）ボル
トに充電される。このときＮチャネルゲートＧ６は○Ｆ
Ｆしているため、コンデンサＣ４に蓄えられた電荷を逃
がさない。入力信号■５ が一ＶＳ３，からＶ。。にな
るとき（ｔ３の期間）およびＶ。。から−ＶＳＳ，にな
る直前（ｔ４の期間）に第４図に示すように制御信号■
７が入力される。制御信号■７ は昇圧出力電圧を利用
してレベルシフトされた狭いパルス信号である。入力信
号■５が−Ｖ８Ｓ，からＶ。。になったときＮチャネル
ゲートＧ５はＯＦＦとなるが、ｔ３の期間はＰチャネル
トランジスタＴＰ７はＯＦＦ、Ｎチヤネルトランジスタ
ＴＮ７はＯＮであるため、ＮチャネルゲートＧ６はＯＦ
Ｆである。ｔ３の期間が過ぎてＮチャネルゲートＧ６は
ＯＮとなり、コンデンサＣ３とコンデンサＣ４の中点Ｒ
の電位は−ＶＳＳ，×２ボルトとなりコンデンサＣ４に
充電する。このようにＮチャネルゲートＧ５とＮチャネ
ルゲートＧ６はｔ３の期間共にＯＦＦ状態にあるため貫
通電流は流れない。ｔ３の時間長は寄生容量によって放
電時定数による遅れぶんを見込んでおけばよい。また、
入力信号■５がＶ。。から−ＶＳＳ，に変わる直前のｔ
４の期間、Ｎチャネルゲート○６はＯＦＦされ、Ｎチャ
ネルゲートＧ５はＯＦＦであり、ｔ４の期間経過後Ｎチ
ャネルゲートＱはＯＮする。このように入力信号■５の
１周期において、ＮチャネルゲートＧ５，Ｇ６は同時に
ＯＮすることがないので℃４に充電された−ＶＳＳ，×
２ボルトの電圧は放電する期間がない。そのために効率
の良い昇圧回路を得ることができる。第５図は本発明の
マルチプレックス駆動用の多値電圧レベル発生回路の一
実施例を示したものである。
こで入力信号■５ は、デューティ比５０％以上のパル
ス波形であることに注意しておきたし、。入力信号■５
が−ＶＳＳ，であるとき、ＮチャネルゲートＧ５はＯＮ
するため、コンデンサＣ３は（Ｖ。。一Ｖ３８．）ボル
トに充電される。このときＮチャネルゲートＧ６は○Ｆ
Ｆしているため、コンデンサＣ４に蓄えられた電荷を逃
がさない。入力信号■５ が一ＶＳ３，からＶ。。にな
るとき（ｔ３の期間）およびＶ。。から−ＶＳＳ，にな
る直前（ｔ４の期間）に第４図に示すように制御信号■
７が入力される。制御信号■７ は昇圧出力電圧を利用
してレベルシフトされた狭いパルス信号である。入力信
号■５が−Ｖ８Ｓ，からＶ。。になったときＮチャネル
ゲートＧ５はＯＦＦとなるが、ｔ３の期間はＰチャネル
トランジスタＴＰ７はＯＦＦ、Ｎチヤネルトランジスタ
ＴＮ７はＯＮであるため、ＮチャネルゲートＧ６はＯＦ
Ｆである。ｔ３の期間が過ぎてＮチャネルゲートＧ６は
ＯＮとなり、コンデンサＣ３とコンデンサＣ４の中点Ｒ
の電位は−ＶＳＳ，×２ボルトとなりコンデンサＣ４に
充電する。このようにＮチャネルゲートＧ５とＮチャネ
ルゲートＧ６はｔ３の期間共にＯＦＦ状態にあるため貫
通電流は流れない。ｔ３の時間長は寄生容量によって放
電時定数による遅れぶんを見込んでおけばよい。また、
入力信号■５がＶ。。から−ＶＳＳ，に変わる直前のｔ
４の期間、Ｎチャネルゲート○６はＯＦＦされ、Ｎチャ
ネルゲートＧ５はＯＦＦであり、ｔ４の期間経過後Ｎチ
ャネルゲートＱはＯＮする。このように入力信号■５の
１周期において、ＮチャネルゲートＧ５，Ｇ６は同時に
ＯＮすることがないので℃４に充電された−ＶＳＳ，×
２ボルトの電圧は放電する期間がない。そのために効率
の良い昇圧回路を得ることができる。第５図は本発明の
マルチプレックス駆動用の多値電圧レベル発生回路の一
実施例を示したものである。
第５図においてブロック１は第３図に示した昇庄回路で
ある。Ｓ端子において一２ＶＳＳ，の出力電圧を得るこ
とができる。またブロック２はブロック１と同じ構成で
縦続接続することによって出力端子Ｔには一３ＶＳＳ，
の電圧を得ることができる。ここでＮチャネルゲートＧ
，Ｑ，Ｇ７，Ｑは制御信号■７の働きによって、同時に
ＯＮすることを禁止しているので、コンデンサＣ４およ
びコンデンサＣ６に充電された、一２Ｖ８Ｓ，，−３Ｖ
ＳＳ，の電圧は放電しない。
ある。Ｓ端子において一２ＶＳＳ，の出力電圧を得るこ
とができる。またブロック２はブロック１と同じ構成で
縦続接続することによって出力端子Ｔには一３ＶＳＳ，
の電圧を得ることができる。ここでＮチャネルゲートＧ
，Ｑ，Ｇ７，Ｑは制御信号■７の働きによって、同時に
ＯＮすることを禁止しているので、コンデンサＣ４およ
びコンデンサＣ６に充電された、一２Ｖ８Ｓ，，−３Ｖ
ＳＳ，の電圧は放電しない。
そのために、無効な貫通電流を防止することができる。
以上述べた如く本発明によれば寄生容量に帰因する貫通
電流をなくし、昇圧回路の効率をあげることによって、
薄型化、長寿命化、多機能化にこたえる電圧発生回路を
提供することができる。
以上述べた如く本発明によれば寄生容量に帰因する貫通
電流をなくし、昇圧回路の効率をあげることによって、
薄型化、長寿命化、多機能化にこたえる電圧発生回路を
提供することができる。
第１図は従釆の昇圧回路を示す図、第２図は第１図の動
作を説明するための波形図、第３図は本発明の一実施例
を示す回路図、第４図は第３図の動作を説明するための
波形図、第５図は本発明の多値電圧レベル発生回路の一
実施例を示す回路図である。 Ｔｐ，，ＴＰ，．……Ｐチヤネルトランジスタ、ＴＮ，
，ＴＮ，．……Ｎチヤネルトランジスタ、Ｃ，〜Ｃ６”
“”コンデンサ。 秦′図 弟２図 弟３図 弟４図 葵づ図
作を説明するための波形図、第３図は本発明の一実施例
を示す回路図、第４図は第３図の動作を説明するための
波形図、第５図は本発明の多値電圧レベル発生回路の一
実施例を示す回路図である。 Ｔｐ，，ＴＰ，．……Ｐチヤネルトランジスタ、ＴＮ，
，ＴＮ，．……Ｎチヤネルトランジスタ、Ｃ，〜Ｃ６”
“”コンデンサ。 秦′図 弟２図 弟３図 弟４図 葵づ図
Claims (1)
- １ 第１の基準電圧端子−Ｖ＿Ｓ＿Ｓ＿１とＣＭＯＳイ
ンバータ出力端子との間に第１のスイツチング手段Ｇ＿
５を介して第１のコンデンサＣ＿３を接続し、前記第１
のスイツチング手段Ｇ＿５のＯＮにより前記第１のコン
デンサＣ＿３を充電させ、この電荷を前記第１のスイツ
チング手段と交互にＯＮ，ＯＦＦする第２のスイツチン
グ手段Ｇ＿６をＯＮすることにより、一端が前記第２の
スイツチング手段Ｇ＿６を介して前記第１のコンデンサ
Ｃ＿３に接続され他端が電源端子Ｖ＿Ｄ＿Ｄに接続され
ている第２のコンデンサＣ＿４に蓄電する昇圧回路にお
いて、前記第１のスイツチング手段Ｇ＿５がＯＦＦにな
ったとき所定時間制御信号Φ＿７がトランスミツシヨン
ゲートＴ＿Ｎ＿６，Ｔ＿Ｎ＿７に入力され該トランスミ
ツシヨンゲートをＯＮにし、第２のコンデンサＣ＿４の
端子電圧が該トランスミツシヨンゲートを介して前記第
２のスイツチング手段Ｇ＿６のゲートに印加されること
により前記第１第２のスイツチング手段は瞬間的に同時
にＯＦＦする構成としたことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127965A JPS601977B2 (ja) | 1978-10-18 | 1978-10-18 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127965A JPS601977B2 (ja) | 1978-10-18 | 1978-10-18 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553921A JPS5553921A (en) | 1980-04-19 |
| JPS601977B2 true JPS601977B2 (ja) | 1985-01-18 |
Family
ID=14973049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53127965A Expired JPS601977B2 (ja) | 1978-10-18 | 1978-10-18 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601977B2 (ja) |
-
1978
- 1978-10-18 JP JP53127965A patent/JPS601977B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553921A (en) | 1980-04-19 |
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