JPS60196937A - 半導体素子およびその製造法 - Google Patents

半導体素子およびその製造法

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JPS60196937A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体素子およびその製造法、特にＰ型■−
Ｖ族化合物半導体のオー・ミンク電極ならびにその製造
法に関する。
化合物半導体のオーミック電極に関しては、第１図なら
びに第２図に示すようなタイプのものが使用されている
。第１図の従来型電極はＰ型ｎ１−Ｖ族化合物半導体１
の表面に所定の絶縁用または保護用のＳ　ｉ０２膜また
はＳｉ３Ｎ、膜２を施しだ後、その上ｖｃＡｕの第１金
属層３．Ｚｎの第２金属層４およびＡｕの第３金属層３
を順次蒸着して形成される。
第２図の従来型電極は同じくＰ型■−ｖ族化合物半導体
１の表面にＴｉの第１金属層５．　Ｐｉ、Ｍｏ。
ＷおよびＣｒのうち１種の第２金属層６およびＡｕの第
３金属層３を順次蒸着して形成される。
第１図の従来型電極は合金化処理の際、Ｚｎ、Ａｕおよ
び半導体との間で合金層を形成することによって低い接
触抵抗を得ることができる。しかし。
半導体内部へのＡｕのエレクトロマイグレーションによ
シ素子の特性が劣化して素子の寿命に影響を与えるほか
、８ｉ０２またはＳｉ３Ｎ４膜とＡｕとの密着性が悪く
、電極の剥離が発生するなどの欠点を有している。一方
、第２図の従来型電極はｒ　Ａｕと合金化しにくいＰＬ
、　Ｍｏ、　ＷおよびＣｒのうち１種の金属層６をＡｕ
層３の下に形成してＡｕのエレクトロマイグレーション
を押えるとともに、５ｆｉＯ２膜またはＳｉ３Ｎ４膜２
などとの密着性のよいＴｉ層５を最下層とするととによ
り電極の剥離を防止している。
しかし′１゛１が半導体と合金化しにくいため第１図タ
イプの従来型電極と同程度の低い接触抵抗は得られない
という欠点を有する。
本発明の目的は、第１図の従来型電極と同等の低い接触
抵抗をもつという利点と第２図の従来型電極のＡｕのエ
レクトロマイグレーションを押えるという利点を同時に
具備した電極を提供することである。
本発明によれは、Ｐ型■Ｉ−Ｖ族半導体表面にＴｉ層、
　Ｚｎ層、　Ｐｔ、　Ｍｏ、　Ｗ、　Ｃｒ　（Ｄうち１
種の層、オヨびＡｕ層の４層の金属層を順次蒸着して形
成された電極が提供され、第１層の１１層の厚与および
合金化温度ならびに時間を適当に選択することにより、
第２層のＺｎが第１層のＴｉ層を貫通してＰ型■−Ｖ族
半導体表面に、この半導体とＺｎとの合金層を形成する
ので、接触抵抗の低い電極とすることができる。
次に本発明の半導体素子を図にもとすいて詳細に説明す
る。
第３図にお、いて、１はＰ型■−Ｖ族半導体であり、Ｇ
ＬＬＡｓ　、　ＺｎＰ　、　ＩｎＧａＡｓ　、　ＩｎＧ
ａＡｓＰなどのうちいずれか、またはこれらの積層であ
る。２はＳｉＱ、。
５１３Ｎ４．Ａｌ２Ｏ３などの絶縁用および半導体表面
保護用の薄膜であって、これらはＣＶＤ　法、やスパッ
タリング法などにより形成することができる。
フォトリングラフィにより窓７があけてあり、この上に
本発明の金属層が蒸着されるがその構成が右上部に拡大
して示されている。
８は第１のＴｉ層で、真空蒸着法またはスパッタリング
法で十分薄く例えば５０層程度に形成される。次の９．
１０．１１．はそれぞれＺｎ　、　Ｍｏ、　オヨＤＡｕ
の金属層であ？て、第１のＴｉ層と同様な方法で順次１
００　Ａ＝　１０ｎの厚さに形成される。
このように金属層を積層して配列した理由について述べ
る。第１の１１層８は５ｉｎ２またはＳｉ３へ膜２との
密着性がよいことから、電極のはがれを防止するために
挿入される。第２のＺｎ層は電極形成後の合金化処理に
よりＺｎがＴＩ中を拡散して半導体表面に到達し半導体
との合金層を半導体表面に形成し、低い接触抵抗を得る
ために挿入される。したがって、第１のＴｉ層８はＺｎ
の拡散による貫通を容易にするため、十分に薄くならな
ければならない。第３の金属層のＭＯ層１０　ＦｉＭＯ
が高融点金属であるため＋　Ａｕとの合金化が進みに＜
＜。
第４のＡｕ層からのエレクトロマイグレーションを押え
るだめのものである。第４のＡｕ層はダイボンドまたは
ワイヤボンドを容易にするため最上部に形成される。
以上のようにこれらの金属層が形成されてから。
電極金属として不用の部分を取除く。それにはフォトリ
ングラフィ技術と化学エツチング法、プラズマエツチン
グ法およびリフトオフ法などが利用される。
次いで、　１−１２．　Ｎ２．　Ａｒガスの一種あるい
はこれらの混合ガス、または真空中の雰囲気で熱処理を
施し、第２の金属層のＺｎを第１のＴｉ層を貫通させて
、Ｐ型１４１−Ｖ族化合物半導体の表面に至らしめこの
半導体とＺｎとの合金層を形成させる。
以上述べた如く９本発明の電極は、第２図に示した従来
型の電極において第１層のＴＩの上ｖｃＺｎ層を形成せ
しめるとともに、第１層のＴｉ層の厚さ及びその合金化
条件を適当に選ぶことによりこのＺｎがＴｉ層を貫通し
て合金層を半導体表面に形成せしめたことによって、第
１図に示した従来型電極と同等の低い接触抵抗を有する
という利点と。
第２図の従来型電極に見られるようなＡｕのエレクトロ
マイグレーションを押えるという利点とを同　。
時に達成することができる。
したがって９本発明によって、　Ｇａ＾ｓ、ＺｎＰ系な
ど化合物半導体を使用する発光ダイオード、受光ダイオ
ード、半導体用の新規な素子が提供されることとなる。
【図面の簡単な説明】
第１図および第２図はいずれも従来型のＰ型■−Ｖ族半
導体素子を示す模式断面図である。第３図は本発明のＰ
型ｌ１１−４族半導体素子を示す模式断面図である。こ
れらの図面の数字はそれぞれ下記を示すものである。 にＰ型ＩＪＪ−Ｖ族半導体　７：窓 ２：５１０２″！、たは５１３Ｎ４膜　８：Ｔ１層３：
Ａｕ層　９：Ｚｎ層 ４：Ｚｎ層　ＩＱ　：　Ｍｏ層 ５：Ｔ１層　１１　：　Ａｕ層 ６　：　ＰＬ、　Ｍｏ、　Ｗ、　Ｃｒ　（Ｄうち１種の
層 特許出願人　住友電気工業株式会社 （外４名） 第１図 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）Ｐ型ｎ１−Ｊ／族化合物半導体の表面にＴｉの第
    １金属層、Ｚｎノ第２金属層、　Ｐｔ、　Ｍｏ、　Ｗ、
    　Ｃｒ　（Ｄうちの１種の第３金属層、およびＡｕの第
    ４金属層を順次積層して形成されたオーミック電極を有
    することを特徴とする半導体素子。
  2. （２）Ｐ型ＪＪＪ−Ｖ族化合物半導体の表面ｖｃＴｉの
    第１金属層、Ｚｎ　（ｙ）第２金属層、　ＰＬ、　Ｍｏ
    、　Ｗ、　Ｃｒ　ｔｙ）うち１種の第３金属層、および
    Ａｕの第４金属層を順次積層し、この積層された半導体
    をＮ２．Ｎ２．Ａｒガスの１種またはこれらの混合ガス
    あるいは真空中の雰囲気において熱処理し、第２金属層
    のＺｎをＴｉの第１金属層を貫通させて該半導体の表面
    に至らしめ、該半導体とＺｎとの合金層を形成させるこ
    とを特徴とする半導体素子の製造方法。
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