JPS601954A

JPS601954A - 伝送制御方式

Info

Publication number: JPS601954A
Application number: JP58107708A
Authority: JP
Inventors: Junichi Inagaki; 順一稲垣; Itsuo Shiyudo; 逸生首藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1985-01-08
Also published as: JPH0317265B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、伝送制御方式、特にサイクリックディジタル
伝送方式を保護継電装置に利用する際、伝送フォーマッ
トの最長のフレーム長を短かくする伝送制御方式に関す
るものでおる。

〔発明の技術的背景〕

サイクリックディジタル伝送方式を送電線の保護継電装
置に適用する技術は、囲えば特願昭５５−７４９５６号
に開示されているが、その構成の概要を第１図で説明す
る。

第１図において、１は保護継電装置（以下ＲＹと称す）
であシ、例えば電流差動継電方式によシ送電緋２の保護
を行なうため、送電ａ２の両端の電気所Ａ、Ｂに設置す
る。ＲＹｌにおいては、変流器３からの二次電流Ｓ１を
入力し、アナログ／ディジタル変侯部（以下Ａ／Ｄと称
す）４により一定間隔でサンプリングし、ディジタル量
に変換した信号Ｓ２を演算ｓ５に出力すると共に、送受
信装置６に出力する。送受信装置６は、自端の電気量の
情報信号である信号Ｓ２を入力し、所定の伝送フォーマ
ットのシリアルディジタル符号の信号５３Ａ（８３Ｂ）
を相手端に伝送すると共に、相手端から伝送されてくる
３３Ｂ（Ｓ３Ａ）を入力し、この伝送信号中から必要な
惰°報、即ち、相手端電気量等にＩＶＪする情報の与を
抽出し、ディジタル符号の信号Ｓ４を出力する。演算部
５においては、自端電流情報の信号Ｓ２と相手端′−流
情報Ｓ４とを入力し、レリえば電流差励保設演算をし、
送電線２の故障を検出するとしゃ断器７にトリ、１指令
Ｓ５を出力する。

なお、Ａ端、Ｂ端でのＲＹＩでのアナログ／ディジタル
変侯を同期する。即ち同時サンプリングを行なう場合に
は、同期信号（図示せず）が用いられる。

この１ぎ号Ｓ　ｓＡｌ’１′、従来特願昭５５−７４９
５６号で開示されているように、常時−足のビット−ｓ
の伝送フォーマットになるよう構成されていた。

ところで近年、ｕＪえはコンビーータネットワークにお
けるディジタル信号の伝送制御用として、ハイレベル舐
込制御手ＩＩ　（Ｈｌｇｈｌｅｖｅｌ　Ｄａｔａ　Ｌｉ
ｎｋＣｏｎｔｖｏｌ　）が国除標準として採用されよう
としている。この手順は、ＨＤＬＣ又は５ＤＬＣと称で
れ、以を有するＬＳＩは多メーカから発売されているが
、し１えば、ウェスタン・テ゛イジタル社り〜ＶＤ１９
３３、インテル社５の８２７３、日本電気のμＰＤ　７
２０１等がある。

第２図（ａ）にＩ（Ｊ）ＬＣプロトコルの１フレームの
伝送フォーマットの列を示す。第２図において、１フレ
ームの構成は、８ビツトのフラッグＦ１情報フィールド
■及び１６ビツトの検定符号（フレームチェック７−ケ
ンスと称され、以下ＦＣ８と称す）からなる。フラッグ
Ｆはフレームの先頭に挿入されてフレームの識別を行な
う。

このフラッグＦは０１１１１１１０の固定ビットパター
ンである。Ｆｅ２　ｔｒ＝、フレームの末尾に挿入され
、悄ギυフィールドＩ及びＦｅ２に関するｆｉ；、込エ
ラーの検出のため使用する。このＦｅ２の生成方法は、
ｘ”　十ｘ’　２＋ｘ５＋ｉの生ｌ戊多項式を用い、公
知のＣＲＣ生成方法に同じである。情報フィールドＩは
、伝送情報の収納フィールドであシ、使用者が自白に設
定可能である。この情報フィールド■は、１ワードかに
ビット単位（ｋ；５〜８）に規格化され、ｎワード（１
１；任意）の情報を含む。なお、フレームの末尾に挺に
、フラッグＦを付加する場合もあるが本口では省略する
。

ところでフラッグＦはフレーム中の他のビットと明確に
識別する必要がわる。即ち、フラッグＦのピットノ母タ
ーンが〔丁青報フィールドＩ　十ＦＣ８］゛のビット構
成中に現われだ場合、受信側でフレームの先頭（もしく
は末尾）を誤まって検出することになる。これを防止す
るため、ＨＤＬＣｆ　Ｃ７トコルでは、ゼロ挿入／抜取
が行なわれる。即ち、送信側では〔情報フィールドＩ　
＋ＦＣ８）のビットにおいて、１が運航して６個以上生
じたとき、５個目のｒｌＪの次に「（）」のビットを挿
入し、受信側ではこの「０」を抜取シ尤の情報ピッ）　
４ｇ成に復元する。との掃作によシフラッグＦのビット
パターンはフレーム中のビットノリ―／でユニークとな
る。

今、第２図（ａ）の構成において、〔情報フィールドＩ
　十ＦＣ８）が全て「１」にあったとする。

（Ｆｅ２は情報フィールドＩのビット構成で決定され、
情報フィールドエが全て「１」の時全て「１」にならな
い場合もあるが、説明の問ふ化のため全て「１」になる
と仮定する）。この時のｒＯＪビットの挿入数Ｎは、・・・（１）となる。

但し、〔Ｘ）ｉ’ｉＸを越えない最大の雅数を示す。こ
のフレームのビット長の様子を第２図（ｂ）に示し、挿
入「０」を０＊で示す。このｒＯＪ挿入／抜取は前述の
ＬＳＩの慎？化の１つとして内域されている。

〔背景技術の問題点〕

第２図（ｂ）に示したように、ＨＤＬＣプロトコルを使
用した時、フレームのビット長はｒＯＪ挿入によって長
くなる。ところで、第１図で示した株数システムにおけ
る信号Ｓ：１ＡｓＳ３１１１に対し、とのｆ（ＤＬＣｆ
ロトコルを適用する場合を考えた時、信号８３Ａは一定
時刻でサンプリングしたデータを常時送信するため、こ
のサンプリング間隔内で、第２図（ｂ）に示したような
最大のｒＯＪ仲入が会った場合のフレームが少なくとも
送信できなければならない。サンプリング間隔よシフレ
ームが長いことが継続すると、サンプリング時刻とサン
プリングデータのずれが生じ、深ｏシステムが瞑った動
作を生ずる危険性？有する・従って、このような「ｏＪ挿入にょシフレーム長がサン
プリング間隔よシ艮くなる場合には、以下めような方法
が考えられるがいずれも後述する問題を有する。

第１の方法として、伝送速度を上ける方法がある。伝送
ＭＷを上げることにょυ、１フレームの所要時間が少な
くなシ、サンプリング時間内の伝送が可能になるが、逆
に占有帯域が広くなル、信号”’ＭＡ　ｒ　５ＩＩＢが
他のデータ伝送と共用する場合（一般にはマイクロ伝送
等が用いられ共用が晋ａ）、他のデータ伝送での使用分
が減少し、使用効率が減少する不具合がある。

第２の方法として、複数のサンプリングｒ−りを同一フ
レーム内に吸収する方法がある。この方法を用いれば、
フラッグＦ　＆　０：　Ｆｃｓのビット長を共用するこ
とになシ、このビット長だけ情報ビットが増加で・きる
ことになる。しかし、この方法を用いた時は処理が複雑
になる。更に伝送エラー発生時の影響が複数のサンプリ
ング値に渡るため、伝送エラーによる保護システムへの
影響が大きくなる欠点があると共に、動作時１ｕ」も遅
くなる欠点がある。

〔発明の目的〕

本発明は上記問題点を解決することを目的としてなされ
たものであｆｉ、ＨＪ）ＬＣプロトコル等での情報フィ
ールドに挿入するデータを操作することにより、「０」
挿入ビット数を減少することで最大フレーム長を短かく
し、保護継電装置の性能の低下が実用上問題のない伝送
副側１方式を提供することを目的としている。

〔発明の概要〕

本発明では、アナログ重のリレー人力をディジタル符号
に変侠して伝送する原、ディジタル符号において、実用
上の観点からリレー性能上問題のないビットを「０」に
することにより、ｒｌＪが連続するビット長を減少し、
「０」挿入の数を減らすことで最長のフレーム長を短か
くするものである。

〔発明の実施クリ〕

以下図面を参照して実施ｆｉｔを説明する。

第３図は本発明による回路構成の一実施例を示す図であ
シ、第１図と同一記号のものは同一（１４成要素を示す
。

第３図において、一致検出回路８はＡ／Ｄ　４から出力
される信号Ｓ２を入力し、該信号ｓ２の全ビットが「１
」の間、切換指令Ｓ６を選択回路９に出力する。そして
選択回路９は信号ｓ２の最下位ビットＳ２ＭＸＮと１０
」信号ビットを入力とし、切換指令Ｓ６を人力しない時
は、最下位ビットＳ２ＭＸＮを信号Ｓ′２ＭＸＮとして
出力し、切換指令ｓ６を入力すると「０」信もビットｔ
ｑ＝号Ｓ′２Ｍ□、として出力する。送受他装置６′は
、ＨＤＬＣプロトコルの送受信が可能な構成であシ、前
述のＬＳＩ等を内蔵（図示せず）シ、最下位ビットをＳ
　’２　ｔＪＩ　Ｎとする信号Ｓａｔ入力する。ＣＰＵ
　５もＡ／Ｄ　４の出力としては、最下位ビットをＳ′
２ＭＩＮとする信号Ｓ２を入力する。毎号Ｓ３Ａ及びＳ
３ＢはＨＤＬＣプロトコルに従った伝送フォーマットと
なる。他の構成は第１図と同じである。

第３図における一致検出回路８と選択回路９に関する応
動のタイムチャートを第４図で説明する。

第４図において、Ａ／Ｄ４の出力信号を４ビツト構成と
し翫８２ＭＡＸ　Ｘ３　、３　、３　とし、３２１　２
２　２ＭＩＮつの電気量に関するディジタル符号がそれぞれＴＩ、、
、、’ｆ３の間出力され、それぞれ１１０１．００１１
．１１１１である状態を示す。この時切換指４８６は、
４ビツトが全て「１」となる時間Ｔ３の間のみ出力され
る。選択回路９の出力Ｓ′２！ＭＩＮはＴ、及びＴ２の
間は、８２ＭＩＮと同じであシ、Ｔ３の聞「０」となる
。従って、ＣＰＵ　５及び伝送装置６１の入力は、Ｔ１
〜Ｔ３のそれぞれに対し、１１０１．００１１．１１１
０となる。

ところで、Ａ／Ｄ　４におけるディジタル符号の震候は
通常１０ビット以上が用いられ、オール「１」となる符
号は、一般にプラスのフルスケール値、マイナスのフル
スケール値、又は２は補数表現でマイナス１ビツト＝ｈ
られすととのいずれかで使用される。従って、汝下位ピ
ッ）’ｔ　ｒＯＪとしてもディジタル符号の７幅味する
大きさに関しては、保護性能の実用上問題とはならない
。

以下、本発明による最大フレーム長減少の効果について
説明する。

第５図は、第２図（ａ）に示した伝送フォーマットの情
報フィールドＩかに′ビット（但しｋ”＝ｐｋ。

ｐ；置数）のディジタル符号からなる電気量をｑワード
収納する場合で、第５図（、）に示すフォーマットで以
下説明する。

今、ｋ′をに′＝５α十β（α；１よυ大なる整数、β
；０〜４の整数）とｌ＆Ｌぎかえるとき、情報フィール
ド■及びＦｅ２が全てｒｌＪの時の「０」の挿入数は、
従来の方式で１−ｊ（１）式よシ下記となる。

（以下１ミ白）この様子を第５図（ｂ）に示す。

一方、本発明による方法では、情報フィールドが全て「
１」の時は、谷ワードの最下位が「０」ＡＦ鬼り、「０
」の挿入数がＮ′となる。この様子を・詔５図（ｃ）に
示す。第５図（ｂ）　、　（Ｃ）において、０＊は「０
」挿入ビットを表わす。第５図（、）におけるＮ′は、
情報ビットの最下位ビットが「０」となるたなる。

従ってβ−１く５であることから、となる。

従って、本発明による［０］挿入ビツトの減少、即ち、
フレーム長の減少は（２）式−（３）式よ請求められて
下値となる。

即ち、〔〕の値は、０以上の整数で心り少なくともβｑ
≧４であれば、１ビツト以上のフレーム長の減少効果が
あることになる。

今、第３図の構成において、３相の電流を１０ビツトの
ディジタル符号に変換する場合で具体的例を第６図に示
す。この場合、Ｆｅ２のビットノやターンが実際にまシ
、全ビット「１」とはならないので（４〕式には合致し
ない。

渠６図（、）　、　（ｂ）は３相也気蚕が全て「１」の
場合、Ｆｅ２の実際の値を加味したフレーム長の減少を
記・６明する。

第６図（、）に、従来の方法でおシ、各１０ビツトの電
気量には２つの「０」が挿入されている。しかし、Ｆｅ
２のビットパターンは、１１１１０１０１１００１１００１０であシ、「０」挿入がないため、全ビット長の増加は６
ビツトである。

第６図（ｂ）は本発明の方法を示し、各電気量には１つ
の「０」がづ申入されている。Ｆｅ２のビットパターン
は、１１０００１１００００１１１１１であるため、最後ｔ：　ｒ　ＯＪが１ケ挿入されている
。

そのため、ビット長の謂〃口は４ビツトであシ、第６図
（ａ）より２ビツト減少したことになる。

なお、３相のＫ　ｆ＞Ｉｎが全て「ｌ」になることは、
グラス又はマイナスのフルスケール値の表現として用い
る時は、至近端の３相短絡、もしくは地絡故障時発生し
得、又は、マイナス１ビツトとしての表現として用いる
時は、系統潮流が極めて小さい時、Ａ／Ｄ４のオフセッ
トかマイナス１ビツトである時発生し得る。

以上説明したように第３図の構成によれば、全ビットが
１１」となるディジタル符号に対し、保護性能の実用上
問題とはならない最下位ビ、ｙ）を「０」とすることに
よｐ、ＨＤＬＣプロトコルでの最大フレーム長を短かく
し伝送効率を高めることができる。

第７図は本発明による他の実施レリの構成図である。

第７図において、Ａ／Ｄ４’は、第３図でのＡ／Ｄに出
力する。送受信装置６１は、第１図の入力ビット数と比
較して１ピツト減少した信号８２′に１０」固定のビッ
トを入力する。他の構成は第３図に同じである。

第７図の構成によれば、第３図の構成に較べ回路構成が
簡易化でき、同じ伝送効率を有することができる。一方
、保護継電装置の性能の点では、信号Ｓ、／では通電１
０ビット以上であシ、１ビツトの分解能の減少は、実用
上問題とはならない。

なんとなれば、一般に最下位ビットの変動は、回路構成
素子の温反特性等の誤差で発生するため、実用上は無視
されるからである。

以上の説明では、伝送フォーマツ）中の「０」固定ビッ
ト数を１ビツトで説明してきたが、複数ビットでもよい
。以下、ｇ数ビットを挿入しても伝送効率を下げること
もなく、又、保護継電装−の性能の低下もなく、最大ビ
ット艮を少なくできる場合を第８図に示す。

第８図は、第７図の構成において、１１ビ、トの分解能
の３相の電気量をＨＤＬＣプロトコルで伝送する時のフ
レーム長を示すものである。第８図（、）は従来の方式
によるものであシ、第２図においてに＝６．ｎ＝６の場
合であり、ｋＸ２で１電気量を送るため、１ビツトの余
りは最上位のピッ）として「０＋Ｊを挿入した場合を示
す。この時のＦｅ２は１０１００１００’０１１０００
１０であシ、Ｆｅ２への「Ｏ」挿入はなく、「１」の連
続する３４目の電気量の情報に６ケの１０」が挿入され
る。

第８図（ｂ）は本発明による方式で６Ｄ、ｒｌＪの連続
する電気量に対し、最大位ビットを第３図の構成で示し
だ方法によシ「０」とするとともに、ｋビット単位での
上位側の最下位ビットに、上述の１ビツトの宗シの［０
＋Ｊを挿入した場合を示す。

従って、各電気量のディジタル符号は、「１」が５ヶ以
上続かないので「０」挿入はない。又、この時の筋は１
１０１１１０１０１１１０１１０−１と７ｉニジ、やは
シ「Ｏ」挿入はない。

以上によυ第８図（、）　、　（ｂ）を比べる時、本発
明によれは６ビツトのフレーム長の減少が可能である。

なお、第３図の構成で示した方法による「０」挿入方法
で、第８図（ｂ）のような構成をとる時、ｋビ、ト単位
での下位側が全て「ｌ」となる時、囲えば電気量のディ
ジタル符号が０１１１１１１１１１１の時は、０１１１
１１０＋１ｌｌｌｌＯ＊ｌとなる。しかし、この場合で
も全フレームを見た時は従来よシ３ビット減少できる。

第８図（ｂ）の構成に対し、第７図の構成による「０」
固定ビットの挿入方法を用いれば、上述したように従来
での最大フレーム長よシ必らず６ビツトの減少が可能で
ある。

以上の説明においては、本発明での伝送制岬手段葡保越
継電システムに適用する場合で説明しているが、本発明
の適用はこれに１機るものではなく、保護制御量を伝送
し合う保護制御用コンピー−タネ、トワークにおいても
全く同様に適用できることは明らかである。

更に、以上の説明においては、フレームの構成をフラッ
グ５、情報フィールド、及びＦｅ２からなるものと説明
したが、Ｉ（ＤＬＣプロトコルで使用されるアドレスフ
ィールド又にＬアドレスフィールドを含むフレームの構
成であっても全く同４ｊζに適用できることは明らかで
ある。

〔発明の効果〕

以上説明した碌に本発明によれば、ＩＩＤＬＣゾロトコ
ル青での情報フィールドに挿入するデータを操作するこ
とによシ、「０」挿入ビット式を減少することで最大フ
レームｊｔｆ短ｉ・＜　Ｌ、（ｙｘ送効率を旨めること
ができるとともに、保に’ｉＪ　ｄ体重装置の性能の低
下が実用上問題のない１バ送１ｉｉｌＩ　Ｍｉ１方式を
提供することができる。

【図面の簡単な説明】

第１図は従来の保碩継、ａシステムの構成図、第２図は
ＨＤＬＣプロトコルの説明図、第３図は本発明による一
笑施列の構成図、第４図は、第３図の応動説明図、第５
図は従来の方式と本発明による伝送フレーム長の説明図
、第６図は第３図の構成による具体的な伝送フレーム長
の説明図、第７図は本発明による他の実施列構成図、第
８図は本発明による池の伝送符号操作説明図である。１・・・保諒継電装置　２・・・送電線３・・・変流器４．４′・・・アナログ／ディジタル変換部５・・・演
算部　６，６′・・・送受信装置７・・・しゃ断器　８
・・・一致検出回路９・・・選択回路（７３１７）代理人　弁理士　則　近　憲　佑（ほか１
名）

Claims

【特許請求の範囲】

（１）　伝送フォーマットがフラグ、複数ワードを有ｆ
　ルｔ７ｆ　報フィールド及びフレームチェックシーケ
ンスから構成され、ハイレベル伝送手順にしたがいサイ
クリックディジタル情報伝送手段を介して情報伝送する
伝送制御方式において、前記情報フィールドを構成する
複数のビットからなる複数のデータ群の夫々について少
なくとも最下位ビットを「０」に制御して伝送すること
を特徴とする伝送制御方式。
（２）情報フィールドを構成する複数ビットからなる各
データが全て「１」のとき、最下位ビットを「０」に制
御して伝送することを特徴とする特許請求の範囲第１項
記載の伝送制（ｉｉＪＩ方式。