JPH0317265B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、伝送制御方式、特にサイクリツクデ
イジタル伝送方式を保護継電装置に利用する際、
伝送フオーマツトの最長のフレーム長を短かくす
る伝送制御方式に関するものである。

〔発明の技術的背景〕 サイクリツクデイジタル伝送方式を送電線の保
護継電装置に適用する技術は、例えば特願昭55−
74956号に開示されているが、その構成の概要を
第１図で説明する。

第１図において、１は保護継電装置（以下RY
と称す）であり、例えば電流差動継電方式により
送電線２の保護を行なうため、送電線２の両端の
電気所Ａ，Ｂに設置する。RY１においては、変
流器３からの二次電流S₁を入力し、アナログ／デ
イジタル変換部（以下Ａ／Ｄと称す）４により一
定間隔でサンプリングし、デイジタル量に変換し
た信号S₂を演算部５に出力すると共に、送受信装
置６に出力する。送受信装置６は、自端の電気量
の情報信号である信号S₂を入力し、所定の伝送フ
オーマツトのシリアルデイジタル符号の信号S_3A
（S_3B）を相手端に伝送すると共に、相手端から伝
送されてくるS_3B（S_3A）を入力し、この伝送信号
中から必要な情報、即ち、相手端電気量等に関す
る情報のみを抽出し、デイジタル符号の信号S₄を
出力する。演算部５においては、自端電流情報の
信号S₂と相手端電流情報S₄とを入力し、例えば電
流差動保護演算をし、送電線２の故障を検出する
としや断器７にトリツプ指令S₅を出力する。

なお、Ａ端、Ｂ端でのRY１でのアナログ／デ
イジタル変換を同期する。即ち同時サンプリング
を行なう場合には、同期信号（図示せず）が用い
られる。

この信号S_3Aは、従来特願昭55−74956号で開示
されているように、常時一定のビツト長の伝送フ
オーマツトになるよう構成されていた。

ところで近年、例えばコンピユータネツトワー
クにおけるデイジタル信号の伝送制御用として、
ハイレベル伝送制御手順（Highlevel Data Link
Control）が国際標準として採用されようとして
いる。この手順は、HDLC又はSDLCと称され、
以下HDLCと称す。HDLCプロトコルを制御する
機能を有するLSIは多メーカから発売されている
が、例えば、ウエスタン・デイジタル社の
WD1933、インテル社の8273、日本電気の
μPD7201等がある。

第２図ａにHDLCプロトコルの１フレームの伝
送フオーマツトの例を示す。第２図において、１
フレームの構成は、８ビツトのフラツグＦ、情報
フイールドＩ及び16ビツトの検定符号（フレーム
チエツクシーケンスと称され、以下FCSと称す）
からなる。フラツグＦはフレームの先頭に挿入さ
れてフレームの識別を行なう。

このフラツグＦは01111110の固定ビツトパター
ンである。FCSはフレームの末尾に挿入され、情
報フイールドＩ及びFCSに関する伝送エラーの検
出のため使用する。このFCSの生成方法は、X¹⁶
＋X¹²＋X⁵＋１の生成多項式を用い、公知のCRC
生成方法に同じである。情報フイールドＩは、伝
送情報の収納フイールドであり、使用者が自由に
設定可能である。この情報フイールドＩは、１つ
の情報信号をなす１ワードがｋビツト単位（ｋ；
５〜８）に規格化され、ｎワード（ｎ；任意）の
情報を含む。なお、フレームの末尾に更に、フラ
ツグＦを付加する場合もあるが本例では省略す
る。

ところでフラツグＦはフレーム中の他のビツト
と明確に識別する必要がある。即ち、フラツグＦ
のビツトパターンが〔情報フイールドＩ＋FCS〕
のビツト構成中に現われた場合、受信側でフレー
ムの先頭（もしくは末尾）を誤まつて検出するこ
とになる。これを防止するため、HDLCプロトコ
ルでは、ゼロ挿入／抜取が行なわれる。即ち、送
信側では〔情報フイールドＩ＋FCS〕のビツトに
おいて、１が連続して６個以上生じたとき、５個
目の「１」の次に「０」のビツトを挿入し、受信
側ではこの「０」を抜取り元の情報ビツト構成に
復元する。この操作によりフラツグＦのピツトパ
ターンはフレーム中のピツトパターンでユニーク
となる。

今、第２図ａの構成において、〔情報フイール
ドＩ＋FCS〕が全て「１」にあつたとする。

（FCSは情報フイールドＩのビツト構成で決定
され、情報フイールドＩが全て「１」の時全て
「１」にならない場合もあるが、説明の簡素化の
ため全て「１」になると仮定する。）この時の
「０」ビツトの挿入数Ｎは、 Ｎ＝［情報フイールドビツト数（ｋ＋ｎ）＋FC
Sビツト数（16ビツト）／５］…(1) となる。

但し、〔Ｘ〕はＸを越えない最大の整数を示す。
このフレームのビツト長の様子を第２図ｂに示
し、挿入「０」を0^*で示す。この「０」挿入／抜
取は前述のLSIの機能の１つとして内蔵されてい
る。

〔背景技術の問題点〕

第２図ｂに示したように、HDLCプロトコルを
使用した時、フレームのビツト長は「０」挿入に
よつて長くなる。ところで、第１図で示した保護
システムにおける信号S_3A，S_3Bに対し、この
HDLCプロトコルを適用する場合を考えた時、信
号S_3Aは一定時刻でサンプリングしたデータを常
時送信するため、このサンプリング間隔内で、第
２図ｂに示したような最大の「０」挿入があつた
場合のフレームが少なくとも送信できなければな
らない。サンプリング間隔よりフレームが長いこ
とが継続すると、サンプリング時刻とサンプリン
グデータのずれが生じ、保護システムが誤つた動
作を生ずる危険性を有する。

従つて、このような「０」挿入によりフレーム
長がサンプリング間隔より長くなる場合には、以
下のような方法が考えられるがいずれも後述する
問題を有する。

第１の方法として、伝送速度を上げる方法があ
る。伝送速度を上げることにより、１フレームの
所要時間が少なくなり、サンプリング時間内の伝
送が可能になるが、逆に占有帯域が広くなり、信
号S_3A，S_3Bが他のデータ伝送と共用する場合（一
般にはマイクロ伝送等が用いられ共用が普通）、
他のデータ伝送での使用分が減少し、使用効率が
減少する不具合がある。

第２の方法として、複数のサンプリングデータ
を同一フレーム内に吸収する方法がある。この方
法を用いれば、フラツグＦ及びFCSのビツト長を
共用することになり、このビツト長だけ情報ビツ
トが増加できることになる。しかし、この方法を
用いた時は処理が複雑になる。更に伝送エラー発
生時の影響が複数のサンプリング値に渡るため、
伝送エラーによる保護システムへの影響が大きく
なる欠点があると共に、動作時間も遅くなる欠点
がある。

〔発明の目的〕

本発明は上記問題点を解決することを目的とし
てなされたものであり、HDLCプロトコル等での
情報フイールドに挿入するデータを操作すること
により、「０」挿入ビツト数を減少することで最
大フレーム長を短かくし、保護継電装置の性能の
低下が実用上問題のない伝送制御方式を提供する
ことを目的としている。

〔発明の概要〕

本発明では、アナログ量のリレー入力をデイジ
タル符号に変換して伝送する際、デイジタル符号
において、実用上の観点からリレー性能上問題の
ないビツトを「０」にすることにより、「１」が
連続するビツト長を減少し、「０」挿入の数を減
らすことで最長のフレーム長を短かくするもので
ある。

〔発明の実施例〕

以下図面を参照して実施例を説明する。

第３図は本発明による回路構成の一実施例を示
す図であり、第１図と同一記号のものは同一構成
要素を示す。

第３図において、一致検出回路８はＡ／Ｄ４か
ら出力される信号S₂を入力し、該信号S₂の全ビツ
トが「１」の間、切換指令S₆を選択回路９に出力
する。そして選択回路９は信号S₂の最下位ビツト
S_2MINと「０」信号ビツトを入力とし、切換指令
S₆を入力しない時は、最下位ビツトS_2MINを信号
S′_2MINとして出力し、切換指令S₆を入力すると
「０」信号ビツトを信号S′_2MINとして出力する。送
受信装置６′は、HDLCプロトコルの送受信が可
能な構成であり、前述のLSI等を内蔵（図示せ
ず）し、最下位ビツトをS′_2MINとする信号S₂を入
力する。CPU5もＡ／Ｄ４の出力としては、最下
位ビツトをS′_2MINとする信号S₂を入力する。信号
S_3A及びS_3BはHDLCプロトコルに従つた伝送フオ
ーマツトとなる。他の構成は第１図と同じであ
る。

第３図における一致検出回路８と選択回路９に
関する応動のタイムチヤートを第４図で説明す
る。

第４図において、Ａ／Ｄ４の出力信号を４ビツ
ト構成とし、S_2MAX、S₂₁、S₂₂、S_2MINとし、３つ
の電気量に関するデイジタル符号がそれぞれT₁
〜T₃の間出力され、それぞれ1101、0011、1111
である状態を示す。この時切換指令S₆は、４ビツ
トが全て「１」となる時間T₃の間のみ出力され
る。選択回路９の出力S′_2MINはT₁及びT₂の間は、
S_2MINと同じであり、T₃の間「０」となる。従つ
て、CPU5及び伝送装置６′の入力は、T₁〜T₃の
それぞれに対し、1101、0011、1110となる。

ところで、Ａ／Ｄ４におけるデイジタル符号の
変換は通常10ビツト以上が用いられ、オール
「１」となる符号は、一般にプラスのフルスケー
ル値、マイナスのフルスケール値、又は２は補数
表現でマイナス１ビツトをあらわすことのいずれ
かで使用される。従つて、最下位ビツトを「０」
としてもデイジタル符号の意味する大きさに関し
ては、保護性能の実用上問題とはならない。

以下、本発明による最大フレーム長減少の効果
について説明する。

第５図は、第２図ａに示した伝送フオーマツト
の情報フイールドＩがk′ビツト（但しk′＝pk、
ｐ：整数）のデイジタル符号からなる電気量をｑ
ワード収納する場合で、第５図ａに示すフオーマ
ツトで以下説明する。

今、k′をk′＝5α＋β（α；１より大なる整数、
β；０〜４の整数）と置きかえるとき、情報フイ
ールドＩ及びFCSが全て「１」の時の「０」の挿
入数は、従来の方式では(1)式より下記となる。

Ｎ＝［k′×ｑ＋16／５］＝［（5α＋β）×ｑ＋
１／５＋15／５］＝αq＋［βq＋１／５］＋３…(2) この様子を第５図ｂに示す。

一方、本発明による方法では、情報フイールド
が全て「１」の時は、各ワードの最下位が「０」
となり、「０」の挿入数がN′となる。この様子を
第５図ｃに示す。第５図ｂ，ｃにおいて、0^*は
「０」挿入ビツトを表わす。第５図ｃにおける
N′は、情報ビツトの最下位ビツトが「０」とな
るため、各ワードの「０」挿入数は［k′−１／５］＝ ［5α＋β−１／５］であり、又、FCSに対しては 〔16／５〕＝３ビツトとなる。

従つてβ−１＜５であることから、 N′＝［5α＋β−１／５］×ｑ＋３＝αq＋３ …(3) となる。

従つて、本発明による「０」挿入ビツトの減
少、即ち、フレーム長の減少は(2)式−(3)式より求
められて下値となる。

Ｎ−N′＝［βq＋１／５］ …(4) 即ち、〔 〕の値は、０以上の整数であり少な
くともβq≧４であれば、１ビツト以上のフレー
ム長の減少効果があることになる。

今、第３図の構成において、３相の電流を10ビ
ツトのデイジタル符号に変換する場合で具体的例
を第６図に示す。この場合、FCSのビツトパター
ンが実際に求まり、全ビツト「１」とはならない
ので(4)式には合致しない。

第６図ａ，ｂは３相電気量が全て「１」の場
合、FCSの実際の値を加味したフレーム長の減少
を説明する。

第６図ａは、従来の方法であり、各10ビツトの
電気量には２つの「０」が挿入されている。しか
し、FCSのビツトパターンは、 11110101100110010 であり、「０」挿入がないため、全ビツト長の増
加は６ビツトである。

第６図ｂは本発明の方法を示し、各電気量には
１つの「０」が挿入されている。FCSのビツトパ
ターンは、 1100011000011111 であるため、最後に「０」が１ケ挿入されてい
る。そのため、ビツト長の増加は４ビツトであ
り、第６図ａより２ビツト減少したことになる。

なお、３相の電流が全て「１」になることは、
プラス又はマイナスのフルスケール値の表現とし
て用いる時は、至近端の３相短絡、もしくは地絡
故障時発生し得、又は、マイナス１ビツトとして
の表現として用いる時は、系統潮流が極めて小さ
い時、Ａ／Ｄ４のオフセツトがマイナス１ビツト
である時発生し得る。

以上説明したように第３図に構成によれば、全
ビツトが「１」となるデイジタル符号に対し、保
護性能の実用上問題とはならない最下位ビツトを
「０」とすることにより、HDLCプロトコルでの
最大フレーム長を短かくし伝送効率を高めること
ができる。

第７図は本発明による他の実施例の構成図であ
る。

第７図において、Ａ／D4′は、第３図でのＡ／
Ｄ４より１ビツト分解能を低下したアナログ／デ
イジタル変換をした信号S₂′をCPU5と送受信装置
６′に出力する。送受信装置６′は、このＡ／Ｄ４
からの信号S₂′（第１図のＡ／Ｄ４から出力される
信号S₂より１ビツト減少した信号）に最下位ビツ
トとして「０」固定のビツトを付加し、HDLCプ
ロトコルに従つた伝送フオーマツトとして伝送す
る。第３図と同じ符号の装置等は同等の機能、構
成を有する。

第７図の構成によれば、第３図の構成に較べ回
路構成が簡易化でき、同じ伝送効率を有すること
ができる。一方、保護継電装置の性能の点では、
信号S₂′では通常10ビツト以上であり、１ビツト
の分解能の減少は、実用上問題とはならない。な
んとなれば、一般に最下位ビツトの変動は、回路
構成素子の温度特性等の誤差で発生するため、実
用上は無視されるからである。

以上の説明では、伝送フオーマツト中の「０」
固定ビツト数を１ビツトで説明してきたが、複数
ビツトでもよい。以下、複数ビツトを挿入しても
伝送効率を下げることもなく、又、保護継電装置
の性能の低下もなく、最大ビツト長を少なくでき
る場合を第８図に示す。

第８図は、第７図の構成において、11ビツトの
分解能の３相の電気量をHDLCプロトコルで伝送
する時のフレーム長を示すものである。第８図ａ
は従来の方式によるものであり、第２図において
ｋ＝６、ｎ＝６の場合であり、ｋ×２で１電気量
を送るため、１ビツトの余りは最上位のビツトと
して「0⁺」を挿入した場合を示す。この時のFCS
は1010010001100010であり、FCSへの「０」挿入
はなく、「１」の連続する３相の電気量の情報に
６ケの「０」が挿入される。

第８図ｂは本発明による方式であり、「１」の
連続する電気量に対し、最下位ビツトを第７図の
構成で示した方法により「０」とするとともに、
ｋビツト単位での上位側の最下位ビツトに、上述
の１ビツトの余りの「0⁺」を挿入した場合を示
す。従つて、各電気量のデイジタル符号は、「１」
が５ケ以上続かないので「０」挿入はない。又、
この時のFCSは11011101011101101となり、やは
り「０」挿入はない。

以上により第８図ａ，ｂを比べる時、本発明に
よれば６ビツトのフレーム長の減少が可能であ
る。

なお、第３図の構成で示した方法による「０」
挿入方法で、第８図ｂのような構成をとる時、ｋ
ビツト単位での下位側が全て「１」となる時、例
えば電気量のデイジタル符号が01111111111の時
は、011110⁺111110^*１となる。しかし、この場合
でも全フレームを見た時は従来より３ビツト減少
できる。

第８図ｂの構成に対し、第７図の構成による
「０」固定ビツトの挿入方法を用いれば、上述し
たように従来での最大フレーム長より必らず６ビ
ツトの減少が可能である。

以上の説明においては、本発明での伝送制御手
段を保護継電システムに適用する場合で説明して
いるが、本発明の適用はこれに限るものではな
く、保護制御量を伝送し合う保護制御用コンピユ
ータネツトワークにおいても全く同様に適用でき
ることは明らかである。

更に、以上の説明においては、フレームの構成
をフラツグ、情報フイールド、及びFCSからなる
ものと説明したが、HDLCプロトコルで使用され
るアドレスフイールド又はアドレスフイールドを
含むフレームの構成であつても全く同様に適用で
きることは明らかである。

〔発明の効果〕

以上説明した様に本発明によれば、HDLCプロ
トコル等での情報フイールドに挿入するデータを
操作することにより、「０」挿入ビツト数を減少
することで最大フレーム長を短かくし、伝送効率
を高めることができるとともに、保護継電装置の
性能の低下が実用上問題のない伝送制御方式を提
供することができる。

【図面の簡単な説明】

第１図は従来の保護継電システムの構成図、第
２図はHDLCプロトコルの説明図、第３図は本発
明による一実施例の権成図、第４図は、第３図の
応動説明図、第５図は従来の方式と本発明による
伝送フレーム長の説明図、第６図は第３図の構成
による具体的な伝送フレーム長の説明図、第７図
は本発明による他の実施例構成図、第８図は本発
明による他の伝送符号操作説明図である。 １……保護継電装置、２……送電線、３……変
流器、４，４′……アナログ／デイジタル変換部、
５……演算部、６，６′……送受信装置、７……
しや断器、８……一致検出回路、９……選択回
路。

Claims (1)

1. 【特許請求の範囲】 １ フラグ、複数ワードを有する情報フイール
   ド、フレームチエツクシーケンスなどから構成さ
   れる伝送フオーマツトを、フラグのビツトパター
   ンと他のビツトパターンとを識別するため「０」
   のビツト挿入・抜取りが行われるハイレベル伝送
   制御手順に従いサイクリツクデイジタル情報伝送
   手段を介して情報伝送する制御方式において、 前記ハイレベル伝送制御手順の前操作として、
   前記情報フイールドを構成する各々のワードの少
   なくとも最下位ビツトを「０」とする制御手段を
   備えたことを特徴とする伝送制御方式。 ２ 前記制御手段が、前記情報フイールドを構成
   するワードについてそれぞれのワードが全て
   「１」であるか否かを検出する検出手段と、この
   検出手段が全ビツト「１」のワードを検出したと
   きこのワードの少なくとも最下位ビツトを「０」
   に制御する選択手段とから成ることを特徴とする
   特許請求の範囲第１項記載の伝送制御方式。