JPS60194848A - フレ−ム同期形成回路 - Google Patents
フレ−ム同期形成回路Info
- Publication number
- JPS60194848A JPS60194848A JP5019784A JP5019784A JPS60194848A JP S60194848 A JPS60194848 A JP S60194848A JP 5019784 A JP5019784 A JP 5019784A JP 5019784 A JP5019784 A JP 5019784A JP S60194848 A JPS60194848 A JP S60194848A
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- circuit
- clock
- data
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野」
本発明はディジタル伝送装置に於けるフレーム同期形成
回路に関するものである。
回路に関するものである。
従来、フレーム同期形成回路に於いて、フレーム同期フ
ォーマットを形成する為に、１ブロツクがｍビット・ぐ
ラレルから々るパラレルブータラ入力した時点で・ぐラ
レル／シリアル変換操作にょシ。
ォーマットを形成する為に、１ブロツクがｍビット・ぐ
ラレルから々るパラレルブータラ入力した時点で・ぐラ
レル／シリアル変換操作にょシ。
７Ｖ−ム同期パターン用タイムスロットヲ各マルチフレ
ーム（但し、１フレームがｎブロックがらなシ、１マル
チフレームが８個のフレームからなる）の直前へ付加し
たシリアルデータに変換し。
ーム（但し、１フレームがｎブロックがらなシ、１マル
チフレームが８個のフレームからなる）の直前へ付加し
たシリアルデータに変換し。
パンツアメモリへ入力する。更に、シリアルフレーム同
期ｉｅターンをバッファメモリ内の前記タイムスロット
へ入力し、フレーム同期フォーマットを形成して１個の
出力端子へ送出していた。
期ｉｅターンをバッファメモリ内の前記タイムスロット
へ入力し、フレーム同期フォーマットを形成して１個の
出力端子へ送出していた。
しかしながら、シリアル処理で１個の出力端子−・出力
する従来のフレーム同期形成回路では、１マルチフレー
ム、ｑビット／秒の入力データを（（ｍ’ｎ−ｓ＋α）
・ｑ／ｎ−ｓ ） ビット／秒（αはシリアルフレーム
同期パターンのピット数、α＞０）の高速処理を必要と
するが１回路素子の特性にょシ回路動作が不確実になる
可能性があった。又。
する従来のフレーム同期形成回路では、１マルチフレー
ム、ｑビット／秒の入力データを（（ｍ’ｎ−ｓ＋α）
・ｑ／ｎ−ｓ ） ビット／秒（αはシリアルフレーム
同期パターンのピット数、α＞０）の高速処理を必要と
するが１回路素子の特性にょシ回路動作が不確実になる
可能性があった。又。
前記高速処理速度がディジタル伝送ハイアラーキの伝送
速度に一致しない場合が多く、その為専用回線を必要と
し、システム構成が複雑になった。
速度に一致しない場合が多く、その為専用回線を必要と
し、システム構成が複雑になった。
本発明の目的は、入力情報量に応じてフレーム同期フォ
ーマットを持つデータを複数個のチャンネルに分割する
ことによシ、ディジタル伝送ハイアラーキに適合した伝
送速度で送出できるデータフォーマットを形成する回路
を提供することにある０ 〔発明の構成〕 本発明によるフレーム同期形成回路は、フレーム同期パ
ターン用タイムスロットを入力データに付加する信号制
御回路、フレーム同期パターンを発生するパターン発生
回路、及び前記信号制御回路からのｉｅラレルデータと
前記パターン発生回路からのフレーム同期パターンとを
合成し、フレーム同期フォーマットを構成するデータを
出力する信号合成回路を備え、且つ前記信号合成回路か
らのフレーム同期フォーマットを複数個のチャンネルへ
分割し２分割されたチャンネル毎にパラレル／シリアル
変換操作を行い、各出力端子へシリアルデータとして出
力するノｅラレル／シリアル変換回路によシ構成される
。
ーマットを持つデータを複数個のチャンネルに分割する
ことによシ、ディジタル伝送ハイアラーキに適合した伝
送速度で送出できるデータフォーマットを形成する回路
を提供することにある０ 〔発明の構成〕 本発明によるフレーム同期形成回路は、フレーム同期パ
ターン用タイムスロットを入力データに付加する信号制
御回路、フレーム同期パターンを発生するパターン発生
回路、及び前記信号制御回路からのｉｅラレルデータと
前記パターン発生回路からのフレーム同期パターンとを
合成し、フレーム同期フォーマットを構成するデータを
出力する信号合成回路を備え、且つ前記信号合成回路か
らのフレーム同期フォーマットを複数個のチャンネルへ
分割し２分割されたチャンネル毎にパラレル／シリアル
変換操作を行い、各出力端子へシリアルデータとして出
力するノｅラレル／シリアル変換回路によシ構成される
。
以下９図面を参照して本発明の実施例について説明する
。
。
第１図は本発明の一実施例を示したブロック図であシ、
１は入力端子、２はシリアルクロック入力端子、３は制
御クロック回路、４は信号制御回路、５はパターン発生
回路、６は信号合成回路。
１は入力端子、２はシリアルクロック入力端子、３は制
御クロック回路、４は信号制御回路、５はパターン発生
回路、６は信号合成回路。
７はパラレル／シリアル変換回路、８，９は出力端子、
Ａはパラレルクロック、Ｂは入力パラレルデータ、Ｃは
読出しクロック、Ｄはフレーム同期パターン用タイムス
ロットを有するパラレルデータ、ＥはＩＱ−ンクロック
、Ｆｕフレーム同期バター７ 、Ｇｉｄ選ｉクロック、
ＨＩｄＡ’−ｙレルフレーム同期フォーマット、■はシ
リアルクロック、Ｊ。
Ａはパラレルクロック、Ｂは入力パラレルデータ、Ｃは
読出しクロック、Ｄはフレーム同期パターン用タイムス
ロットを有するパラレルデータ、ＥはＩＱ−ンクロック
、Ｆｕフレーム同期バター７ 、Ｇｉｄ選ｉクロック、
ＨＩｄＡ’−ｙレルフレーム同期フォーマット、■はシ
リアルクロック、Ｊ。
Ｋはシリアルフレーム同期フォーマットを示すものであ
る。
る。
第１図において、シリアルクロック入力端子２よ少入力
する／リアルクロック■にょシ、制御クロック回路３で
発生ずるパラレルクロックＡに同期して入力端子１よ少
入力する１６ビツトノクラレルデータＢを１６ピツトパ
ラレルを１ブロック単位として信号制御回路４内の第１
のバッファメモリへ入力する。入力パラレルデータＢを
１マルチフレームとして処理できるように、１６ノロツ
クを１フレームとし、１６フレーム毎にフレーム同期パ
ターン用タイムスロットを形成する為に制御クロック回
路３で発生する読出しクロックＣに同期して信号制御回
路４内の第１のバッファメモリよシ、１ブロック毎に信
号合成回路６内の第２のバッフ７メモリへ入力パラレル
データＢを入力する。つまり、第１６フレームの１６ブ
ロツク目のパラレルデータを信号合成回路６内の第２の
バッファメモリへ入力した後、フレーム同期パターン
□付加用タイムスロットを形成する為にパラレルクロッ
クＡの２クロック期間だけ読出しクロックＣが停止し、
２クロック期間経過後読出しクロックＣが再発生し次マ
ルチフレームの第１ブロツク目のパラレルデータを信号
制御回路４内の第１のバッファメモリよ逆信号合成回路
６内の第２のバッファメモリへ入力する。
する／リアルクロック■にょシ、制御クロック回路３で
発生ずるパラレルクロックＡに同期して入力端子１よ少
入力する１６ビツトノクラレルデータＢを１６ピツトパ
ラレルを１ブロック単位として信号制御回路４内の第１
のバッファメモリへ入力する。入力パラレルデータＢを
１マルチフレームとして処理できるように、１６ノロツ
クを１フレームとし、１６フレーム毎にフレーム同期パ
ターン用タイムスロットを形成する為に制御クロック回
路３で発生する読出しクロックＣに同期して信号制御回
路４内の第１のバッファメモリよシ、１ブロック毎に信
号合成回路６内の第２のバッフ７メモリへ入力パラレル
データＢを入力する。つまり、第１６フレームの１６ブ
ロツク目のパラレルデータを信号合成回路６内の第２の
バッファメモリへ入力した後、フレーム同期パターン
□付加用タイムスロットを形成する為にパラレルクロッ
クＡの２クロック期間だけ読出しクロックＣが停止し、
２クロック期間経過後読出しクロックＣが再発生し次マ
ルチフレームの第１ブロツク目のパラレルデータを信号
制御回路４内の第１のバッファメモリよ逆信号合成回路
６内の第２のバッファメモリへ入力する。
また、パターン発生回路５は制御クロック回路３で発生
するパターンクロックＥに同期して伝送路フレーム同期
パターンとチャンネル同期／”ｌ−ンを発生し信号合成
回路６へ送出する。
するパターンクロックＥに同期して伝送路フレーム同期
パターンとチャンネル同期／”ｌ−ンを発生し信号合成
回路６へ送出する。
信号合成回路６に於いてフレーム同期ノ４ターン用タイ
ムスロット期間内制御クロック回路３内で発生する選択
クロックＧの制御によシ、パターン発生回路５からのフ
レーム同期パターンＦを信号合成回路６内の第２のバッ
ファメモリへ入力し。
ムスロット期間内制御クロック回路３内で発生する選択
クロックＧの制御によシ、パターン発生回路５からのフ
レーム同期パターンＦを信号合成回路６内の第２のバッ
ファメモリへ入力し。
前記フレーム同期パターン用タイムスロット期間外は信
号制御回路４からの・ぐラレルデータを信号合成回路６
内の第２のバッファメモリへ入力する。
号制御回路４からの・ぐラレルデータを信号合成回路６
内の第２のバッファメモリへ入力する。
以上の処理によシ信号合成回路６内の第２のバッファメ
モリ内にパラレルフレーム同期フォーマットＨを形成す
る。
モリ内にパラレルフレーム同期フォーマットＨを形成す
る。
更にパラレルクロックＡに同期して前記パラレルフレー
ム同期フォーマツ）Ｈを信号合成回路６内の第２のバッ
ファメモリからパラレル／シリアル変換回路７内の第３
のバッファメモリへ１６ビツ） ｉ９ラレルのデータを
上位８ビツト下位８ピットの２チヤンネルに分割し入力
する。２チヤンネルのデータを各々パラレル／シリアル
変換しシリアルフレーム同期フォーマツ）Ｊ 、にとし
て出力端子８，９へ各々送出する。
ム同期フォーマツ）Ｈを信号合成回路６内の第２のバッ
ファメモリからパラレル／シリアル変換回路７内の第３
のバッファメモリへ１６ビツ） ｉ９ラレルのデータを
上位８ビツト下位８ピットの２チヤンネルに分割し入力
する。２チヤンネルのデータを各々パラレル／シリアル
変換しシリアルフレーム同期フォーマツ）Ｊ 、にとし
て出力端子８，９へ各々送出する。
以上においては２％定の一実施例について述べたが、一
般の場合、パラレルデータをに個のチャンネルに分割し
、シリアルデータとして伝送する為に伝送路フレーム同
期とに個に分割した各シリアルデータ間のチャンネル同
期をとる必要がちる。
般の場合、パラレルデータをに個のチャンネルに分割し
、シリアルデータとして伝送する為に伝送路フレーム同
期とに個に分割した各シリアルデータ間のチャンネル同
期をとる必要がちる。
従い、信号制御回路では、フレーム同期／？ターン用タ
イムスロットを形成する為に制御クロック回路で発生す
る読出しクロックに同期して前記タイムスロット期間を
除き、信号制御回路内の第１のバッファメモリからｍビ
ッピの・ぐラレルデータを読出し、信号合成回路へ送出
する。
イムスロットを形成する為に制御クロック回路で発生す
る読出しクロックに同期して前記タイムスロット期間を
除き、信号制御回路内の第１のバッファメモリからｍビ
ッピの・ぐラレルデータを読出し、信号合成回路へ送出
する。
一方、パターン発生回路では制御クロック回路で発生す
るパターンクロックに同期して伝送路フレーム同期パタ
ーンとに個のシリアルデータ間のチャンネル同期・ぐタ
ーンを発生し、信号合成回路へ送出する。
るパターンクロックに同期して伝送路フレーム同期パタ
ーンとに個のシリアルデータ間のチャンネル同期・ぐタ
ーンを発生し、信号合成回路へ送出する。
信号合成回路に於いて、前記タイムスロット期間内は、
パターン発生回路からのフレーム同期パターンを信号合
成回路内の第２のバッファメモリへ入力し、前記タイム
スロット期間外は、信号制御回路の第１のバッファメモ
リからのｍビットパラレルデータを第２のバッフアノモ
リへ入力してｍビット・クラレルのフレーム同期フォー
マットを形成する。
パターン発生回路からのフレーム同期パターンを信号合
成回路内の第２のバッファメモリへ入力し、前記タイム
スロット期間外は、信号制御回路の第１のバッファメモ
リからのｍビットパラレルデータを第２のバッフアノモ
リへ入力してｍビット・クラレルのフレーム同期フォー
マットを形成する。
第２のバッファメモリから前記フレーム同期フォーマン
トをパラレル／シリアル変換回路内の第３のバッファメ
モリへ入力し、更に第３のバッファメモリより（ｍ／ｋ
）ビットパラレルを１単位として、１単位毎にパラレル
／シリアル変換を行うことで形成したに個のシリアルフ
レーム同期フォーマットをに個の各出力端子へ送出する
。
トをパラレル／シリアル変換回路内の第３のバッファメ
モリへ入力し、更に第３のバッファメモリより（ｍ／ｋ
）ビットパラレルを１単位として、１単位毎にパラレル
／シリアル変換を行うことで形成したに個のシリアルフ
レーム同期フォーマットをに個の各出力端子へ送出する
。
本発明によれば、フレーム同期フォーマントを複数個の
チャンネルに分割して出力することにょシ、出力情報の
伝送速度を変更でき、ディジタル伝送ハイアラーキに適
合した伝送回線を使用することが可能である。
チャンネルに分割して出力することにょシ、出力情報の
伝送速度を変更でき、ディジタル伝送ハイアラーキに適
合した伝送回線を使用することが可能である。
更に、データをパラレルのまま処理することによシ、シ
リアル形処理に比べ低速で処理でき２回路の構成が容易
になると共に信頼性の向上を図ることができる。
リアル形処理に比べ低速で処理でき２回路の構成が容易
になると共に信頼性の向上を図ることができる。
以下余白
第１図は本発明の一実施例を示したブロック図である。
１・・・入力端子、２・・・シリアルクロック入力端子
。 ３・・・制御クロック回路、４・・・信号制御回路、５
・・・パターン発生回路、６・・・信号合成回路、７・
・・・ぐラレル／シリアル変換回路、８，９・・・出力
端字、Ａ・・・パラレルクロック、Ｂ・・・入カッやラ
レルデータ。 Ｃ・・・読出しクロック、Ｄ・・・パラレルデータ、Ｅ
・・・パター ンクｏツク、Ｆ・・・フレーム同期パタ
ーン。 Ｇ・・選択クロック、Ｈ・・りぐラレルフレーム同期フ
ォーマット、工・・・シリアルクロック、Ｊ、Ｋ・・・
シリアルフレーム同期フォーマット。
。 ３・・・制御クロック回路、４・・・信号制御回路、５
・・・パターン発生回路、６・・・信号合成回路、７・
・・・ぐラレル／シリアル変換回路、８，９・・・出力
端字、Ａ・・・パラレルクロック、Ｂ・・・入カッやラ
レルデータ。 Ｃ・・・読出しクロック、Ｄ・・・パラレルデータ、Ｅ
・・・パター ンクｏツク、Ｆ・・・フレーム同期パタ
ーン。 Ｇ・・選択クロック、Ｈ・・りぐラレルフレーム同期フ
ォーマット、工・・・シリアルクロック、Ｊ、Ｋ・・・
シリアルフレーム同期フォーマット。
Claims (1)
- 【特許請求の範囲】 １、ｍビットパラレルを１ブロツクとしｎブロックから
なるｍ行ｎ列のデータを１フレームとし。 前記フレームが８個からなるデータを１マルチフレーム
とする入力データに、該マルチフレームの直７ｍ Ｋ
２ブロツクのフレーム同期ｉ４ターンを付加したフレー
ム同期フォーマットを形成する為、フレーム同期パター
ン用タイムスロットを形成する信号制御回路、前記フレ
ーム同期パターンを発生するパターン発生回路、及び前
記信号制御回路からのパラレルデータと前記パターン発
生回路からの前記フレーム同期パターンとを合成するこ
とによシ前記フレーム同期フォーマットを持つデータを
発生する信号合成回路を具備し、且つ前記信号合成回路
からの前記フレーム同期フォーマツトラ持つデータをに
個のチャンネルに分割し２分割されたチャンネル毎にパ
ラレル／シリアル変換操作を行い、に個の出力端子へシ
リアルデータとして出力するパラレル／シリアル変換回
路を有することを特徴とするフレーム同期形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019784A JPS60194848A (ja) | 1984-03-17 | 1984-03-17 | フレ−ム同期形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019784A JPS60194848A (ja) | 1984-03-17 | 1984-03-17 | フレ−ム同期形成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194848A true JPS60194848A (ja) | 1985-10-03 |
| JPH0329213B2 JPH0329213B2 (ja) | 1991-04-23 |
Family
ID=12852412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019784A Granted JPS60194848A (ja) | 1984-03-17 | 1984-03-17 | フレ−ム同期形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194848A (ja) |
-
1984
- 1984-03-17 JP JP5019784A patent/JPS60194848A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329213B2 (ja) | 1991-04-23 |
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