JPS60194578A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60194578A JPS60194578A JP5025884A JP5025884A JPS60194578A JP S60194578 A JPS60194578 A JP S60194578A JP 5025884 A JP5025884 A JP 5025884A JP 5025884 A JP5025884 A JP 5025884A JP S60194578 A JPS60194578 A JP S60194578A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＱａＡｓ等の化合物半導体を用いたショットキ
ーグー］・型電界効果トう・ンジスタ（以下Ｍ Ｅ Ｓ
Ｆ Ｆ Ｔと称づ）の製造方法に関する。
ーグー］・型電界効果トう・ンジスタ（以下Ｍ Ｅ Ｓ
Ｆ Ｆ Ｔと称づ）の製造方法に関する。
［発明の技術的背硝とその問題点］
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔは高周波増幅
器や発振器などを（Ｍ成する個別半導体素子として広く
使われている。また、最近ではＧａＡＳＩＣの基本素子
としてｂ重要な役割を果しつつある。このいずれの応用
−ＣもＱａＡｓ ＦＥＴの性能を十分引き出すことが要
求される。Ｑａ Ａｓ Ｆ Ｅ Ｔの高周波性能指数１
よ良く知られているようにＣａｓ、／ｇｍで記述される
。ここてＣｇＳはグー１−・ソース間容量であり、ｉ／
ｎｌはＦＥＴの相互コンタクタンスである。
器や発振器などを（Ｍ成する個別半導体素子として広く
使われている。また、最近ではＧａＡＳＩＣの基本素子
としてｂ重要な役割を果しつつある。このいずれの応用
−ＣもＱａＡｓ ＦＥＴの性能を十分引き出すことが要
求される。Ｑａ Ａｓ Ｆ Ｅ Ｔの高周波性能指数１
よ良く知られているようにＣａｓ、／ｇｍで記述される
。ここてＣｇＳはグー１−・ソース間容量であり、ｉ／
ｎｌはＦＥＴの相互コンタクタンスである。
ＣすＳを減らし、ｇ１＋を大きくづることにより高周波
性能指数は改善される。ｇｍに着目り−るど、Ｆ Ｅ
’Ｔの実質的なｇｍは となることが知られている。ｇｌＩｌＯはＦＥＴのチャ
ンネル部の特性から決まる真性相互コンダクタンスであ
る。これが引き出しうる最大のｇｍであるが現実にはソ
ース・グー１〜間の直列抵抗Ｒｓがあり、上式のように
実質的な７ｍ（より７ｍｏより小さｆｊものどなってし
まう。従って、このＲ５をいかにして小さくするかが大
きい相互コンダクタンスをｉｑてＦＥＴの高周波特性を
改善４るための１つの鍵である。
性能指数は改善される。ｇｍに着目り−るど、Ｆ Ｅ
’Ｔの実質的なｇｍは となることが知られている。ｇｌＩｌＯはＦＥＴのチャ
ンネル部の特性から決まる真性相互コンダクタンスであ
る。これが引き出しうる最大のｇｍであるが現実にはソ
ース・グー１〜間の直列抵抗Ｒｓがあり、上式のように
実質的な７ｍ（より７ｍｏより小さｆｊものどなってし
まう。従って、このＲ５をいかにして小さくするかが大
きい相互コンダクタンスをｉｑてＦＥＴの高周波特性を
改善４るための１つの鍵である。
もう１つはｇｍｏ自体を大きくすることである。
ｇｍｏをＣ（Ｉｓを増大させることなく大ぎくづる有効
な手段はゲート長（Ｌｇ’）を短くすることである。
な手段はゲート長（Ｌｇ’）を短くすることである。
何故ならＣｐｓｃｘＬ ａ 、 ｇｎ＋ｏｃｃ７ｙ’Ｌ
ｒＪ ナルｇ”ｊ１Ｍカあるからである。
ｒＪ ナルｇ”ｊ１Ｍカあるからである。
以上のようにＧａ Ａｓ ＭＥＳＦＥＴの高周波ＩＪＵ
能を改善するだめの技術として、（１）寄生抵抗のイへ
減化技術、（２）ゲル１−長短縮化技術、の開光が望ま
れている。
能を改善するだめの技術として、（１）寄生抵抗のイへ
減化技術、（２）ゲル１−長短縮化技術、の開光が望ま
れている。
Ｍ Ｅ Ｓ ＦＥ Ｔの直列抵抗Ｒ３の低減化をはかる
方法としてセルファライン（自己整合）法が知られてい
る。これにはいくつかの方法があるが、代表的なのは第
１図に示づようなものである。
方法としてセルファライン（自己整合）法が知られてい
る。これにはいくつかの方法があるが、代表的なのは第
１図に示づようなものである。
（Ｅ Ｉ（ＩＣｔｒ０１１ｉＣ３ｌ ｅｔｔｅｒｓ ｖ
ｏｌ １８ Ｎ ｏ、３Ｐ１１９−１２１ （１９８２
）参照）。つまり、＾抵抗Ｇａ Ａｓ １１の主表面部
に、Ｎ型不純物としての例えばＳｉ、Ｓｅ、Ｓ、Ｔｅな
どを選択イオン注入して能動層となる１次イオン注入層
１２を形成づる（第１図（ａ））。
ｏｌ １８ Ｎ ｏ、３Ｐ１１９−１２１ （１９８２
）参照）。つまり、＾抵抗Ｇａ Ａｓ １１の主表面部
に、Ｎ型不純物としての例えばＳｉ、Ｓｅ、Ｓ、Ｔｅな
どを選択イオン注入して能動層となる１次イオン注入層
１２を形成づる（第１図（ａ））。
」二記主表面上に、例えばプラズマＣＶＤ法によって厚
さ ０．０５〜０．２μｏ１の窒化シリコン膜１３をノ
「積さぜる。更に、この上にレジスＩ−１４１，５ｉ０
２などの絶縁膜１４２、レジスｈ １４ Ｂの３層構造
を右づる３層しジスト１４を形成づる（第１図（ｂ））
。次に、３層しジスト１４のうち最上層のレシスト１４
３を公知の方法によりパタニングし、これをマスクどし
てより下層の絶縁膜１４２を、更にその絶縁ＩＧ！ １
４２をマスクとして最下層のレジスｈ １４１を、順次
、■ッヂング異方性を右づる反応性イオンエツヂングあ
るいは反応性イＡンビームエッチング等を用いて加工し
、ソース、１〜レイン形成領域に開口をあけて窒化シリ
コン膜コ３をｊπ択的に露出させる。つづいて、この３
層レジスト１４をマスクとして用い、Ｎ型不純物どして
の例えばＳｉ 、Ｓｅ、Ｓ、Ｔ（！等を選択注入して１
次イオン注入層１２に対して１０倍前後の不純物密度を
右Ｊる高密度イＡ＞汀入層１５．１６を形成する（第１
図（Ｃ））。このように形成した基板主表面上に絶縁膜
、例えば０．１〜０．４μｍ厚のＳｉＣ２膜を１「伯さ
ぜる。引続さ、３層しジスト１４上に堆積した上記３ｉ
０２膜を、３層レジスト１４を桶成するレジス（”１４
３、絶縁膜１４２、レジスト１４Ｉと其にリフト・オフ
によって除去することにより、３層しジス］〜１４の最
下層のレジスト１４１のパタンを反転させたパタンを有
する５ｉＯ２１１！１７を窒化シリコン模１３の上に形
成する（第３図（ｄ））。この場合、レジストが多層（
３層＞Ｍ４造を有しているためにリフ１〜・オフが容易
である。このリフ１−・Ａ）加工により、Ｓｉ○２膜１
７膜島７度イΔン）１人層１！５．１６のほぼ真上に形
成される。次いで、イオン注入層を活性化させるため、
例えば窒Ｍ雰囲気中で８００℃、２０分間の熱処理を行
なう。
さ ０．０５〜０．２μｏ１の窒化シリコン膜１３をノ
「積さぜる。更に、この上にレジスＩ−１４１，５ｉ０
２などの絶縁膜１４２、レジスｈ １４ Ｂの３層構造
を右づる３層しジスト１４を形成づる（第１図（ｂ））
。次に、３層しジスト１４のうち最上層のレシスト１４
３を公知の方法によりパタニングし、これをマスクどし
てより下層の絶縁膜１４２を、更にその絶縁ＩＧ！ １
４２をマスクとして最下層のレジスｈ １４１を、順次
、■ッヂング異方性を右づる反応性イオンエツヂングあ
るいは反応性イＡンビームエッチング等を用いて加工し
、ソース、１〜レイン形成領域に開口をあけて窒化シリ
コン膜コ３をｊπ択的に露出させる。つづいて、この３
層レジスト１４をマスクとして用い、Ｎ型不純物どして
の例えばＳｉ 、Ｓｅ、Ｓ、Ｔ（！等を選択注入して１
次イオン注入層１２に対して１０倍前後の不純物密度を
右Ｊる高密度イＡ＞汀入層１５．１６を形成する（第１
図（Ｃ））。このように形成した基板主表面上に絶縁膜
、例えば０．１〜０．４μｍ厚のＳｉＣ２膜を１「伯さ
ぜる。引続さ、３層しジスト１４上に堆積した上記３ｉ
０２膜を、３層レジスト１４を桶成するレジス（”１４
３、絶縁膜１４２、レジスト１４Ｉと其にリフト・オフ
によって除去することにより、３層しジス］〜１４の最
下層のレジスト１４１のパタンを反転させたパタンを有
する５ｉＯ２１１！１７を窒化シリコン模１３の上に形
成する（第３図（ｄ））。この場合、レジストが多層（
３層＞Ｍ４造を有しているためにリフ１〜・オフが容易
である。このリフ１−・Ａ）加工により、Ｓｉ○２膜１
７膜島７度イΔン）１人層１！５．１６のほぼ真上に形
成される。次いで、イオン注入層を活性化させるため、
例えば窒Ｍ雰囲気中で８００℃、２０分間の熱処理を行
なう。
次に、窒化シリコン膜１３および５ｉＯ２１！１７を搭
載した基板主表面上に、ソース電極およびドレイン電極
に対応覆る部分のみに間口をもつレジストパタンを形成
し、これをマスクとして、前記ＳｉＯ２膜１７Ｊ３よび
その下層の窒化シリコン膜１３のうち、ソース電極、１
−レイン電極の形成領域に相当する部分を、例えば反応
性イオンエツチングおよびプラズマエツチングによって
除去づる。次いで、上記レジストパタンを利用して、Ａ
−ミック金属としての例えば△Ｕ Ｇ ｅ ／ Ｎ ｆ
を蒸着後、リフ１〜・Δノし、残留部を合金化すること
にＪ：つＣ、ソース電極１８、トレイン電極１９を形成
づる（第３図（ｅ））。
載した基板主表面上に、ソース電極およびドレイン電極
に対応覆る部分のみに間口をもつレジストパタンを形成
し、これをマスクとして、前記ＳｉＯ２膜１７Ｊ３よび
その下層の窒化シリコン膜１３のうち、ソース電極、１
−レイン電極の形成領域に相当する部分を、例えば反応
性イオンエツチングおよびプラズマエツチングによって
除去づる。次いで、上記レジストパタンを利用して、Ａ
−ミック金属としての例えば△Ｕ Ｇ ｅ ／ Ｎ ｆ
を蒸着後、リフ１〜・Δノし、残留部を合金化すること
にＪ：つＣ、ソース電極１８、トレイン電極１９を形成
づる（第３図（ｅ））。
次に、窒化シリコン膜１３のうち、５１０２膜１７の間
の部分を、当該ＳｉＯ２膜１７をマスクどしで、例えば
プラズマエツチングや反応性イオンヒームエツヂングに
より除去し、１次イオン注入層１２０表面を露出させる
。次いで、レジストバタンからなるマスクを用いて、こ
の領１或上にＧａＡｓどシ］ツ１〜キ接合を形成Ｊる金
属を堆積し、不要部分をレジストと共に除去することに
よりグー１〜電極２０を形成する（第１図（ｆ））。
の部分を、当該ＳｉＯ２膜１７をマスクどしで、例えば
プラズマエツチングや反応性イオンヒームエツヂングに
より除去し、１次イオン注入層１２０表面を露出させる
。次いで、レジストバタンからなるマスクを用いて、こ
の領１或上にＧａＡｓどシ］ツ１〜キ接合を形成Ｊる金
属を堆積し、不要部分をレジストと共に除去することに
よりグー１〜電極２０を形成する（第１図（ｆ））。
この製造方法により１ワられるセルファライン型ＭＥＳ
ＦＥＴの欠点は、グー１〜電極２０か絶縁膜１７の上に
のり上げていることである。この４Ａ ３＝によれば、
グー１〜電極とヂャネル層との間の容量Ｃｏは第２図に
示すように接合容量Ｃｊの他に、絶縁股上にのり上げた
電極部分どチャネル間の容量ＣＤが加わって、Ｃｏ ＝
Ｃｊ ４−２ Ｃｐとなる。
ＦＥＴの欠点は、グー１〜電極２０か絶縁膜１７の上に
のり上げていることである。この４Ａ ３＝によれば、
グー１〜電極とヂャネル層との間の容量Ｃｏは第２図に
示すように接合容量Ｃｊの他に、絶縁股上にのり上げた
電極部分どチャネル間の容量ＣＤが加わって、Ｃｏ ＝
Ｃｊ ４−２ Ｃｐとなる。
ｃｏの値が人さくなると素子のスイッチング速度は遅く
なり、高速性を特徴とづるＧａＡｓ１Ｃの価値を減じる
こととなる。こうした理由からＣＩ）の除去が望まれる
。
なり、高速性を特徴とづるＧａＡｓ１Ｃの価値を減じる
こととなる。こうした理由からＣＩ）の除去が望まれる
。
［発明の目的コ
本発明は上記のごときゲート電極ののり上げの影響を除
き、高速動作を可能とづるセルファライン型ＭＥＳＦＥ
Ｔの製造方法を提供することを目的どする。
き、高速動作を可能とづるセルファライン型ＭＥＳＦＥ
Ｔの製造方法を提供することを目的どする。
［発明の概要］
本発明は、グーｌ−電極金属として基板半導体層と比較
的低温で反応覆る金属を選び、ゲート電極金属をＩＩＬ
積したのち熱処理を１Ａツことによりゲート電極金属を
基板半導体層と反応せしめ、その結果、グー１へ電極の
絶縁膜上にのり上げた部分を分離させることを特徴とす
るものである。ゲート電極金属をゲート領域と絶縁膜上
で確実に分離するためには、グー１〜電極金属膜の膜厚
を絶縁膜の１ 、、、’ １０〜１．．１５程度に設定
することが望ましい。
的低温で反応覆る金属を選び、ゲート電極金属をＩＩＬ
積したのち熱処理を１Ａツことによりゲート電極金属を
基板半導体層と反応せしめ、その結果、グー１へ電極の
絶縁膜上にのり上げた部分を分離させることを特徴とす
るものである。ゲート電極金属をゲート領域と絶縁膜上
で確実に分離するためには、グー１〜電極金属膜の膜厚
を絶縁膜の１ 、、、’ １０〜１．．１５程度に設定
することが望ましい。
［発明の効果］
本弁明により製作したｌｖｌ Ｅ Ｓ Ｆ Ｅ Ｔでは
、グー１〜電極は基板半導体層と化合物を形成して半導
体層中に埋め込またれた（Ｒ造となっており、絶縁股上
の不要なグー１〜電極金属とは機械的に分離された状態
となっている。従って、グー１〜容量Ｃａは接合容量Ｃ
ｊに等しく、余分な浮遊容量は入ってこない。その結果
、こうした構造のＭＥＳＦＥＴからなるＩ ’Ｃは従来
のものに比へて高速化できる、［発明の実施例］ 以下で本発明によるセルファライメン１〜型Ｇａ Ａｓ
ＦＥＴの製作実施例を第３図のもとに説明する。半絶
縁性Ｇａ Ａｓ基板２１にＳｉイＡンを１’０ＯｋＶで
３ｘ１０１２ｃｍ−”ａ人し、イオン注入層２２を形成
する（第３図（ａ））。つついて窒化シリコン（Ｓｔ
３ Ｎ４ ）膜２３を１５００人プラズマＣＶＤ法で堆
積する。更にＡＺ″１３５０Ｊレジスト２４１を厚さ１
μ塗布したあと、中間絶縁膜としてＳｉＯ膜２４２を３
０００人堆積し、再ひＡ Ｚ １３５０Ｊレジスト２４
３を厚さ８０００人塗イＦして３層レジスト２４を形成
する（第３図（１）） ）。
、グー１〜電極は基板半導体層と化合物を形成して半導
体層中に埋め込またれた（Ｒ造となっており、絶縁股上
の不要なグー１〜電極金属とは機械的に分離された状態
となっている。従って、グー１〜容量Ｃａは接合容量Ｃ
ｊに等しく、余分な浮遊容量は入ってこない。その結果
、こうした構造のＭＥＳＦＥＴからなるＩ ’Ｃは従来
のものに比へて高速化できる、［発明の実施例］ 以下で本発明によるセルファライメン１〜型Ｇａ Ａｓ
ＦＥＴの製作実施例を第３図のもとに説明する。半絶
縁性Ｇａ Ａｓ基板２１にＳｉイＡンを１’０ＯｋＶで
３ｘ１０１２ｃｍ−”ａ人し、イオン注入層２２を形成
する（第３図（ａ））。つついて窒化シリコン（Ｓｔ
３ Ｎ４ ）膜２３を１５００人プラズマＣＶＤ法で堆
積する。更にＡＺ″１３５０Ｊレジスト２４１を厚さ１
μ塗布したあと、中間絶縁膜としてＳｉＯ膜２４２を３
０００人堆積し、再ひＡ Ｚ １３５０Ｊレジスト２４
３を厚さ８０００人塗イＦして３層レジスト２４を形成
する（第３図（１）） ）。
この後、フ第１−リソグラフィでレジスｌ□ ２４３を
パターンニングしたのち、０２カスによる反応性−イオ
ンエツチング法を用いた３層しジスト２４の加工を行い
、ソース、トレイン形成領域に開口を形成し、ＳＩイオ
ンを２００ｋＶて５×１０１３ｃｍ ’注入し、ソース
ドレインの高濃度イオン注入層２５．２６を形成するく
第３図（Ｃ））。次に、試料を抵抗加熱蒸首装置に入れ
、ＳｉＯ膜を４０００人蒸着したあと残っていた３層し
ジスト２４てリフトオフ加工してイオン注入層２５．２
６上にのみＳｉＯ膜２７を残す（第３図（ｄ））。この
状態で注入イオンの活性化のためのアニールを行う。
パターンニングしたのち、０２カスによる反応性−イオ
ンエツチング法を用いた３層しジスト２４の加工を行い
、ソース、トレイン形成領域に開口を形成し、ＳＩイオ
ンを２００ｋＶて５×１０１３ｃｍ ’注入し、ソース
ドレインの高濃度イオン注入層２５．２６を形成するく
第３図（Ｃ））。次に、試料を抵抗加熱蒸首装置に入れ
、ＳｉＯ膜を４０００人蒸着したあと残っていた３層し
ジスト２４てリフトオフ加工してイオン注入層２５．２
６上にのみＳｉＯ膜２７を残す（第３図（ｄ））。この
状態で注入イオンの活性化のためのアニールを行う。
典型的な条件は８００ ’Ｃ２０分である。つづいてＳ
１０膜２７、Ｓｉ ３ Ｎ４膜２３の一部をエツチング
除去してソース、ドレインオーミック電極２８．２９を
ＡｕＧｅとＡｕの積層ｔ１４’ｒ’ｔｘにて形成する（
第３図（ｅ））。つづいて例えばレジストを用いたり７
１〜オフ加工を利用してグー１へ電極金属としてＰｔ膜
３０ （３０１−３０３）を６００人堆積する（第３図
（ｆ））。ＳｉＯ膜２７の厚さは４０００人、その下の
Ｓｉ３Ｎ＋膜２３は１５００人あるため蒸着したときに
すでに能動層上ｐｔ膜３０１とＳｉＯ膜２膜上７上ｔ膜
３０２゜３０３とは図のように断線状態にある。次にこ
の断線を確かなものにするため、３００℃〜５００℃の
熱処理を行って能動層上のｐｔ膜３０１をＧａ ＡＳど
反応させて埋め込む（第３図（ｇ））。
１０膜２７、Ｓｉ ３ Ｎ４膜２３の一部をエツチング
除去してソース、ドレインオーミック電極２８．２９を
ＡｕＧｅとＡｕの積層ｔ１４’ｒ’ｔｘにて形成する（
第３図（ｅ））。つづいて例えばレジストを用いたり７
１〜オフ加工を利用してグー１へ電極金属としてＰｔ膜
３０ （３０１−３０３）を６００人堆積する（第３図
（ｆ））。ＳｉＯ膜２７の厚さは４０００人、その下の
Ｓｉ３Ｎ＋膜２３は１５００人あるため蒸着したときに
すでに能動層上ｐｔ膜３０１とＳｉＯ膜２膜上７上ｔ膜
３０２゜３０３とは図のように断線状態にある。次にこ
の断線を確かなものにするため、３００℃〜５００℃の
熱処理を行って能動層上のｐｔ膜３０１をＧａ ＡＳど
反応させて埋め込む（第３図（ｇ））。
このどぎ、ＦＥＴの間１１１１’ｌ圧はｐｔの蒸着量を
変えて調整することができる。
変えて調整することができる。
こうして本実施例によれば、ゲート電極の不要な）７遊
客世がなくなり、従来に比べて高速動作が可能なＭＥＳ
ＦＥＴが１りられる。
客世がなくなり、従来に比べて高速動作が可能なＭＥＳ
ＦＥＴが１りられる。
なお、グー１〜電極金属としては、Ｐｌの他に比較的低
温でＱａ ＡＳと反応づる材料、例えはｐ １゜Ｎｉ等
を用いることが可能である。
温でＱａ ＡＳと反応づる材料、例えはｐ １゜Ｎｉ等
を用いることが可能である。
第１図（ａ）〜（ｆ）は従来のセルファライン型ＭＥＳ
ＦＥＴの製造方法の一例を示す図、第２図は従来の問題
を説明するための図、第３図（ａ）〜（ｇ）は本発明の
一実施例によるセルファライン型ＭＥＳＦＥＴの製造方
法を示す図である。 ２１・・・高抵抗ＧａＡＳ基板、２２・・・イオン注入
層（能動層）、２３・・・Ｓｉ ３ Ｎ４膜、２４・・
・３層しジスト．２５．１６・・・高濃度イオン注入層
（ソース、ドレイン） 、２７・−８： ０ＩＩｘ、２
８．２９・・・ソース、トレイン電極、３０ （３０１
〜３０３）・・・ｐｔ膜（ゲート電極金属膜）。 出願人代理人 弁理士 鈴江武彦 第１ 図 ２ 第１図 第３図 手続補正書 １１ｉ’ｌ ＄＋＋ ξト９・６月″″１１−Ｊ特許庁
長官 若 杉 和 夫 殿 １、事件の表示 特願昭５９−５０２５８号 ２・ 発明の名称 電界効果トランノスタの製造方法 ３、補正をする者 ４１件との関係 特許出願人 （４２２）日本電信電話公社 （ほか１名） ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙のとおり前圧する。 （２） 明細書第１２頁第３行の［ＰｒＪをｒ Ｐ ｄ
ｊと訂正する。 ２、特許請求の範囲 （１） 高抵抗半導体基板の主表面を含む一部領域に半
導体能動層を形成する工程と、この半導体能動層のソー
ス、ドレイン形成領域に開口を有する、少なくとも１層
のフォトレジストを含む２層以上の膜から構成された多
層レジストマスクを形成する工程と、この多層レジスト
マスクを用いて高密度のイオン注入を行なうことＣ二よ
り筒密度イオン注入層を形成する工程と、当該多層レジ
ストマスクを搭載した半導体主面上に絶縁膜を形成した
後、当該絶縁膜のうち前記高密度イオン注入層に対向す
る部分のみを残して他は前記多層レノストマスクと共に
除去する工程と、前記高密度イオン注入層を活性化させ
る熱処理工程と、前記絶縁膜のうちソース電極およびド
レイン電極形成領域に相当する部分を除去した後、当該
部分にオーミック接触となるソース電極およびドレイン
電極を形成する工程と、前記半導体能動層上の前記絶縁
膜の間の領域にｒ−ト電極を形成する工程とを含む電界
効果トランジ玉夕の製造方法において、前記ダート電極
の形成工程は、比較的低温で前記半導体能動層と反応す
るダート金属膜を堆積し、その徒、熱処理を行ってケ゛
−ト金屈膜ど半導体能動層とを反応させることによりダ
ート金属膜のうち前記絶縁膜上にのりあげた部分を分離
させるようにしたことを秘徴とするＮ界効果トランジス
タの製造方法、 （２）Ｉ］ｉｌ記高抵抗半桿休基板体” Ｇ ａ Ａ
ｓであり、前記ケ゛−ト金属膜がＰｔであり、ケ゛−ト
金属膜堆積後の熱処理を３００〜５００Ｃで行う特許請
求の範囲第１項記載の電界効果トランジスタの製造方法
。 （３１ｉｉｉ記ダート金属膜の膜厚は前記絶縁膜のそれ
の１／１０〜１１５である特許請求の範囲第１項記載の
電界効果トランジスタの製造方法。
ＦＥＴの製造方法の一例を示す図、第２図は従来の問題
を説明するための図、第３図（ａ）〜（ｇ）は本発明の
一実施例によるセルファライン型ＭＥＳＦＥＴの製造方
法を示す図である。 ２１・・・高抵抗ＧａＡＳ基板、２２・・・イオン注入
層（能動層）、２３・・・Ｓｉ ３ Ｎ４膜、２４・・
・３層しジスト．２５．１６・・・高濃度イオン注入層
（ソース、ドレイン） 、２７・−８： ０ＩＩｘ、２
８．２９・・・ソース、トレイン電極、３０ （３０１
〜３０３）・・・ｐｔ膜（ゲート電極金属膜）。 出願人代理人 弁理士 鈴江武彦 第１ 図 ２ 第１図 第３図 手続補正書 １１ｉ’ｌ ＄＋＋ ξト９・６月″″１１−Ｊ特許庁
長官 若 杉 和 夫 殿 １、事件の表示 特願昭５９−５０２５８号 ２・ 発明の名称 電界効果トランノスタの製造方法 ３、補正をする者 ４１件との関係 特許出願人 （４２２）日本電信電話公社 （ほか１名） ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１） 特許請求の範囲を別紙のとおり前圧する。 （２） 明細書第１２頁第３行の［ＰｒＪをｒ Ｐ ｄ
ｊと訂正する。 ２、特許請求の範囲 （１） 高抵抗半導体基板の主表面を含む一部領域に半
導体能動層を形成する工程と、この半導体能動層のソー
ス、ドレイン形成領域に開口を有する、少なくとも１層
のフォトレジストを含む２層以上の膜から構成された多
層レジストマスクを形成する工程と、この多層レジスト
マスクを用いて高密度のイオン注入を行なうことＣ二よ
り筒密度イオン注入層を形成する工程と、当該多層レジ
ストマスクを搭載した半導体主面上に絶縁膜を形成した
後、当該絶縁膜のうち前記高密度イオン注入層に対向す
る部分のみを残して他は前記多層レノストマスクと共に
除去する工程と、前記高密度イオン注入層を活性化させ
る熱処理工程と、前記絶縁膜のうちソース電極およびド
レイン電極形成領域に相当する部分を除去した後、当該
部分にオーミック接触となるソース電極およびドレイン
電極を形成する工程と、前記半導体能動層上の前記絶縁
膜の間の領域にｒ−ト電極を形成する工程とを含む電界
効果トランジ玉夕の製造方法において、前記ダート電極
の形成工程は、比較的低温で前記半導体能動層と反応す
るダート金属膜を堆積し、その徒、熱処理を行ってケ゛
−ト金屈膜ど半導体能動層とを反応させることによりダ
ート金属膜のうち前記絶縁膜上にのりあげた部分を分離
させるようにしたことを秘徴とするＮ界効果トランジス
タの製造方法、 （２）Ｉ］ｉｌ記高抵抗半桿休基板体” Ｇ ａ Ａ
ｓであり、前記ケ゛−ト金属膜がＰｔであり、ケ゛−ト
金属膜堆積後の熱処理を３００〜５００Ｃで行う特許請
求の範囲第１項記載の電界効果トランジスタの製造方法
。 （３１ｉｉｉ記ダート金属膜の膜厚は前記絶縁膜のそれ
の１／１０〜１１５である特許請求の範囲第１項記載の
電界効果トランジスタの製造方法。
Claims (3)
- （１）高抵抗半導体基板の主表面を含む一部領域に半導
体能動層を形成づる工程と、この半導体能動層のソース
、ドレイン形成領域に開口を有する、少なくとも１層の
フォトレジストを含む２層以上の膜から１百成された多
層レジメ１−マスクを形成する工程と、この多層レジス
トマスクを用いて高密度のイΔン注入を行なうことによ
り高密度イオン注入層を形成する工程と、当該多層レジ
ストマスクを搭載した半導体主面上に絶縁膜を形成した
後、当該絶縁膜のうち前記高密度イオン注入層に対向り
る部分のみを残して他は前記多層レジストマスクど其に
除去づる工程ど、前記高密度イオン注入層を活性化さけ
る熱処理工程と、前記絶縁膜のうちソース電極およびド
レイン電極形成領域に相当Ｊる部分を除去した後、当該
部分にオーミック接触となるソース電極およびトレイン
電極を形成する工程と、前記半導体能動層上の前記絶縁
膜の間の領域にグー１〜電極を形成する工程どを含む電
界効果１ヘランジイタの製造方法において、前記ゲート
電極の形成工程は、比較的低温で前記半導体能動層と反
応するグー１〜金属膜を堆積し、その後、熱処理を行っ
てゲート金属膜と半導体能動層とを反応させることによ
りゲー］・金属膜のうち前記絶縁股上にのりあげた部分
を分離させるようにしたことを特徴とする電界効果１〜
ランジスタの製造方法。 - （２） 前記高抵抗半導体基板がＧａＡＳであり、前記
グー１〜金属膜がＰｔ 、ＰｒまたはＮｉてあり、ゲー
ト金属膜堆積後の熱処理を３００〜５００℃で行う特許
請求の範囲第１項記載の電界効果１ヘランシスタの製造
方法。 - （３） 前記グー１〜金属膜の膜厚は前記絶縁膜のそれ
の１ 、／ １０〜１１５である特許請求の範囲第１項
記載の電界効果１〜ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5025884A JPS60194578A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5025884A JPS60194578A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194578A true JPS60194578A (ja) | 1985-10-03 |
Family
ID=12853951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5025884A Pending JPS60194578A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194578A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120381A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1984
- 1984-03-16 JP JP5025884A patent/JPS60194578A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120381A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
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