JPS60193331A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS60193331A
JPS60193331A JP4984584A JP4984584A JPS60193331A JP S60193331 A JPS60193331 A JP S60193331A JP 4984584 A JP4984584 A JP 4984584A JP 4984584 A JP4984584 A JP 4984584A JP S60193331 A JPS60193331 A JP S60193331A
Authority
JP
Japan
Prior art keywords
layer
ions
semiconductor
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4984584A
Other languages
English (en)
Inventor
Asamitsu Tosaka
浅光 東坂
Masaoki Ishikawa
石川 昌興
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP4984584A priority Critical patent/JPS60193331A/ja
Publication of JPS60193331A publication Critical patent/JPS60193331A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置の製造方法に関し、とくにイオン注
入法により形成した半導体層全動作層とする半導体装置
の製造方法に関する。
(従来技術とその間鎖点) 半導体装1におけを動作層の形成方法としては、従来、
気相成長法あるいは液相成長法のととき工iピタ午シア
ル成長法が主として用いられてきた。
しかるに最近、とくに大規模集積回路(LSI)の製造
においては、ウェー八面内でキアリア密度、厚みの均一
な半導体層を形成することが必要になり、このような用
途にはイオン注入法による半纏体層(動作層)形成が広
く採用されるようになった。
一方、製造した半導体装置の性能の向上のためには、同
一の半導体装置内で深さ方向のキャリア密度プロファイ
ル(注入ドーズ量、注入深さ)を最適化する仁とも重要
になってきている。
このような技術的背景を最も如実に示す例として、半絶
縁性(高抵抗性)基板中に例えばSけイオンを注入して
形成した半導体層を動作層とする砒化がリクム染積回路
(Gaps IC)がある。第11紘GaAs ICを
構成する主たる素子でるるGaAs電界効果トランジス
タ(GaAs FET)の断面図を示すものであり、1
1は半絶縁性GaAs基板、12はイオン注入により形
成したn型半導体層、13.14.15は各々ゲート、
ソースドレインの各電極である。このようなGaAs 
FET においてはゲート・ソース間、ゲート・ドレイ
ン間の直列寄生抵抗が大きくなるため、十分好ましい特
性が得られず、それを改善するために第2図のような構
造のGaAs Li’ET が提案されている。すなわ
ち動作層でキャリア密度プロファイルに変化金つけたも
のであり、ゲート電極13の両側にギヤリア密度(ドー
ズ敬)か大きく、かつ注入深さの深いn1領域21を設
けている。このような方法においては、ni1出のゲー
ト・ソース間、ゲート・ドレイン間の抵抗が少さくなI
JGaAs FET の特性の改善、ひいてはGaAs
 ICの特性の向上が実現される。
しかしながら従来、このようなギヤリア密度プロファイ
ルの異なる動作層を形成するためには、(a)に示すよ
うにチャンネル層12を形成するために、適当なマスク
31を設けて第1の注入が成される(条件としては加速
電圧: 50Kev、注入ドーズ:S!、ドーズt 2
X1012cm−2) 。次ニ、第3図(b)に示すよ
うに適当なマスク32を設は第2回目の注入(加速電圧
150KeV、 )’−スt5X10’cm )が成さ
れ尚濃度領域21が形成される。
最後に全体をアニールして注入イオンの活性化を行い、
第3図(C)の如き断面構造をもった半導体動作層かえ
られる。
以上の如き方法においては、任意のキャリア密度プロフ
ァイルを有する半纏体動作Jr4に形成することがり能
であるが、イオン注入を2回に曖っで行なわなければな
らない欠点がおった。
(発明の目的) 本発明の目的は従来技術における上記の如き欠点を除去
し、唯1回のイオン注入により2種類以上のキャリア密
度プロファイルをもった半導体動作層を形成できる半尋
体V装置の製造方法を提供することにある。
(発明の構成) 本発明によれば、面抵抗基板中にイオン注入法により半
導体動作層晶層を形成して半導体装置を製造する半導体
*臥の製造方法において、n11記高抵抗性基板上の所
定の領域に、注入イオンの少なくとも10%μ上のイオ
ンが通過する犀みを有する絶縁膜パターンを形成し、他
の領域を露出せしめた状態でイオン注入を行い、探さ方
向のキャリア密度プロファイルの異なる半導体動作層晶
層を同時に形成することを特徴とする半導体装置の製造
方法が得られる。
(発明の原理) 本発明は注入イオンに対する絶縁膜の阻止能を利用した
ものであり、絶縁膜の下にはドーズ酸(シートキャリア
密度)が小さくかつ注入深さの浅い半導体動作層が形成
され、露出した領域にはドーズ皆が大きく、注入深さが
深い半導体層が得られることを利用したものでおる。
(佛I−中亭実施例〉 以下、本発明の実施例について、図tm′t−香照して
説明する。
第4図(a)べd)は本発明の一実施例を説明するため
に工程j順に示した断面図である。第4図(a)へ(d
) は、111出のGaAs LFF!JT の製造プ
ロセスを示すものであり、まず第4図(a) iC示す
ように絶縁膜例えばアルミニウムナイトライド(A/N
)から成るパターン41を通常の方晶抵抗性基板11の
表面に形成する。この際絶縁膜41の厚み、長さを各々
1000ん2μmとする。
次に、第4図(b)に示すように高抵抗性基板11に対
しは!垂直の方向から加速電圧150KeV 、ドーズ
(8iF)ii4X10”cm′ o条件T:イオン注
入法行う。
次に、第4図CC)に示すように、絶縁膜41を除去し
たのち、再び全曲に7リコ/酸化膜(8i02)42を
2000A 被着せしめ、窒素雰囲中で850℃。
20分アニール処理をして注入イオンの活性化を行い半
導体動作層12を得る。
次に、第4図(d)に不すよう(、従来と同じ方法によ
りゲート13.ソース14.ドレイン15の各電極を形
成すればGaAs h” ET が完成する。
このような方法によれば唯1回のイオン注入にだごとき
高性能のGaAs h’ IT が実現できる。第5図
はゲート電極下とその両側でのΦヤリアelfプロファ
イルの概略ヶ示すものであり、横軸tは表面からの深さ
で縦軸nは午ヤリア濃度全示す。
図において曲線51はゲート直下でのプロファイルであ
り、1=0即ち半導体層表向近くにピーク濃度をもち注
入深さは約1000人 と浅く、なっている。一方向線
52はソース、およびドレイ/領域での深さ方向キャリ
ア密度プロファイルを示し、ピーク濃度はほぼ同じでも
注入深さは約200OAとゲート的下の動作層の約2倍
深くなっている。
この様な構造においてはソース、ドレインの寄生抵抗が
小さく高性能なGaAs F’ET が実現できる。
以上の実施例はGaA、s F’ETの製造に本発明を
適用したものであるが、深さ方向のキャリア密度プロフ
ァイルの異なる2種類以上の領域をもつ半導体装置のa
造に於ては広く適用できる。なお絶縁膜τ通過するイオ
ンの吐を注入イオンの10%μ上としているのは、これ
が余り少ないと、ドーズ駿(注へ駄)の制御が困難なた
め実用的でなくなるがためである。
(発明の効果) 以上説明したとおり、本発明によれば、唯1回のイオン
注入により2抽類以上のキャリア密度プロファイル金持
った半導体動作層の形成がβ■能になり特性が優れた半
導体装置を生産性よく製造することができる。
【図面の簡単な説明】
第1図及び第2図はそれぞれイオン注入法を利用して形
成した従来のGaAs電界効果トランジスタの断面図、
第3図(a)−(C) は第2図に示すGaAs電界効
果トランジスタの製造方法を説明するために工程順に示
した断面図、第4図(a)−(d)は本発明の一実施例
全説明するために工程順に示した断面1ネ1、第5図は
本発明の一実施例の半纏体活性層の午ヤリア密度プロフ
ァイルを示す図である。 11・・・・・・M】抵抗性基板、12・・・・・・半
導体動作層、13・・・・・・ゲート電極、14・・・
・・・ソース電極、15・・・・・・ドレイ/電極、2
1・・・・・・i!iIi製度領域、31,32・・・
・・・注入マスク、41・・・・・・絶縁膜、42・・
・・・・酸化膜、51,52・・・・・・キャリア密度
プロファイル。 ¥−1f21 事Z面 (〆) (ζ) (b)

Claims (1)

    【特許請求の範囲】
  1. 高抵抗基板中にイオン注入法により半導体動作結晶層を
    形成して半導体装置を製造する半導体装置の製造方法に
    おいて、前記高抵抗性基板上の所定の領域に、注入イオ
    ンの少なくとも10%以上のイオンが通過する厚みを有
    する絶縁膜パターンを形成し、他の領域を露出せしめた
    状態でイオン注入を行い、深さ方向のキャリア密度プロ
    ファイルの興なる半導体動作結晶層を同時に形成するこ
    とを特徴とする半導体装置の製造方法。
JP4984584A 1984-03-15 1984-03-15 半導体装置の製造方法 Pending JPS60193331A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4984584A JPS60193331A (ja) 1984-03-15 1984-03-15 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4984584A JPS60193331A (ja) 1984-03-15 1984-03-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS60193331A true JPS60193331A (ja) 1985-10-01

Family

ID=12842401

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4984584A Pending JPS60193331A (ja) 1984-03-15 1984-03-15 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS60193331A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5310284A (en) * 1976-07-15 1978-01-30 Siemens Ag Semiconductor device with schottky barrier electrode and method of producing same
JPS58143576A (ja) * 1982-02-22 1983-08-26 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5310284A (en) * 1976-07-15 1978-01-30 Siemens Ag Semiconductor device with schottky barrier electrode and method of producing same
JPS58143576A (ja) * 1982-02-22 1983-08-26 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法

Similar Documents

Publication Publication Date Title
US20020168802A1 (en) SiGe/SOI CMOS and method of making the same
JPS5999717A (ja) 半導体装置の製造方法
CA1237537A (en) Method of making mosfets using silicate glass layer as gate edge masking for ion implantation
JPS5833716B2 (ja) シヨツトキ−シヨウヘキガタデンカイコウカトランジスタノ セイゾウホウホウ
JPS5854638A (ja) 半導体装置の製造方法
JPS60193331A (ja) 半導体装置の製造方法
JPH05121681A (ja) Cmos回路素子及びsoimosfetの製造方法
JPH06349856A (ja) 薄膜トランジスタ及びその製造方法
JPH03227525A (ja) 薄膜トランジスタの製造方法
JPS60136267A (ja) 半導体装置の製造方法
JPH0196960A (ja) 半導体装置
JPH03157941A (ja) Mis型半導体装置の製法
JPS6347982A (ja) 半導体装置
JPS6057676A (ja) シヨツトキ障壁形電界効果トランジスタの製法
JPS5914903B2 (ja) イオン注入法を用いた電界効果型トランジスタの製造方法
JPS6112079A (ja) 半導体素子の製造方法
JPS58145161A (ja) 半導体装置の製造方法
JPH0449627A (ja) 化合物半導体装置の製造方法
JPH0418458B2 (ja)
JPH0442940A (ja) 半導体装置の製造方法
JPS63281473A (ja) 電界効果型半導体装置及びその製造方法
JPS63192276A (ja) 半導体装置の製造方法
JPH01169962A (ja) 半導体装置
JPH02222547A (ja) Mos型電界効果トランジスタの製造方法
JPH04346442A (ja) 電界効果型トランジスタの製造方法