JPS60182258A - イメ−ジデ−タ管理方式 - Google Patents
イメ−ジデ−タ管理方式Info
- Publication number
- JPS60182258A JPS60182258A JP59037815A JP3781584A JPS60182258A JP S60182258 A JPS60182258 A JP S60182258A JP 59037815 A JP59037815 A JP 59037815A JP 3781584 A JP3781584 A JP 3781584A JP S60182258 A JPS60182258 A JP S60182258A
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- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、ホスト処理装置とファクシミリ装置との間に
もうけられるファクシミリ接続制御装置におけるイメー
ジデータ管理方式に関する。
もうけられるファクシミリ接続制御装置におけるイメー
ジデータ管理方式に関する。
（ロ）従来技術と問題点
一般に、コンピュータ等のホスト処理装置からファクシ
ミリ装置にデータを送出する場合、ファクシミリ接続制
御装置を介してデータ伝送を行な順を採り、相互間の手
順変換が必要なためである。
ミリ装置にデータを送出する場合、ファクシミリ接続制
御装置を介してデータ伝送を行な順を採り、相互間の手
順変換が必要なためである。
通常、ファクシミリ接続制御装置においては、コンピュ
ータよりの文書データを一旦、その内部のイメージメモ
リ上に展開し、文書処理を行なった後、Ｇｌｌ及びＧＴ
ＩＩ規格等のファクシミリ装置にそれぞれの規格に合っ
たファクシミリ信号に変換して出力する。ＧＩＴＩ規格
のファクシミリ出力時は、イメージメモリの内容を主走
査方向に１ビツトずつ読み出し圧縮処理をした後、デー
タバッファ上に格納する。その後ＱＨＩ規格に適合した
方法でＧ■ソファシミリ装置に出力する。
ータよりの文書データを一旦、その内部のイメージメモ
リ上に展開し、文書処理を行なった後、Ｇｌｌ及びＧＴ
ＩＩ規格等のファクシミリ装置にそれぞれの規格に合っ
たファクシミリ信号に変換して出力する。ＧＩＴＩ規格
のファクシミリ出力時は、イメージメモリの内容を主走
査方向に１ビツトずつ読み出し圧縮処理をした後、デー
タバッファ上に格納する。その後ＱＨＩ規格に適合した
方法でＧ■ソファシミリ装置に出力する。
又、ＧＴＩ及びＧｌ相当の手順を有するファクシミリ装
置接続時は、イメージメモリの内容は圧縮処理をせずに
データバッファーにに格納し、その後ＧＩＴ及びＧｌ相
当の規格に適合した方法でＧＩＩ及びＧＩＩ相当のファ
クシミリ装置に出力する。第１図にファクシミリ接続制
御装置の１例のブロック図を示す。
置接続時は、イメージメモリの内容は圧縮処理をせずに
データバッファーにに格納し、その後ＧＩＴ及びＧｌ相
当の規格に適合した方法でＧＩＩ及びＧＩＩ相当のファ
クシミリ装置に出力する。第１図にファクシミリ接続制
御装置の１例のブロック図を示す。
第１図において、１はマイクロプロセソ４ＦＭＰＵ、２
は主記憶、３はホストインクフェース部。
は主記憶、３はホストインクフェース部。
４は圧縮器、５は伸張器、６は文字発生器、７はベクト
ル発生器、８はイメージメモリＩＭ、９はＦＡＸインタ
フェース部、１０は主記憶２内にもうけられるデータバ
ッファである。
ル発生器、８はイメージメモリＩＭ、９はＦＡＸインタ
フェース部、１０は主記憶２内にもうけられるデータバ
ッファである。
第１図において図示しないホストより受信したイメージ
データは、一旦主記憶２のデータバッファ領域１０に格
納され、圧縮コードデータであるものは伸張器５を介し
て非圧縮データの形でイメージメモリ８上に展開され、
非圧縮形式のドツトデータであるものはそのままイメー
ジメモリ８に展開される。その後、文字コードは文字発
生器６で、ベクトルデータはベクトル発生器７で展開さ
れ、それぞれイメージメモリ８上に重ね合わせて展開さ
れ、文字データが、作成される。
データは、一旦主記憶２のデータバッファ領域１０に格
納され、圧縮コードデータであるものは伸張器５を介し
て非圧縮データの形でイメージメモリ８上に展開され、
非圧縮形式のドツトデータであるものはそのままイメー
ジメモリ８に展開される。その後、文字コードは文字発
生器６で、ベクトルデータはベクトル発生器７で展開さ
れ、それぞれイメージメモリ８上に重ね合わせて展開さ
れ、文字データが、作成される。
イメージメモリ８に作成された文書データは、相手ファ
クシミリ装置がＧ■規格である場合、圧縮器４を介して
主走査方向に１ビツトづつ読出され圧縮コード化され、
ＤＭＡ転送にて主記憶２のデータバッファ１０上にバイ
ト串位に格納される。
クシミリ装置がＧ■規格である場合、圧縮器４を介して
主走査方向に１ビツトづつ読出され圧縮コード化され、
ＤＭＡ転送にて主記憶２のデータバッファ１０上にバイ
ト串位に格納される。
又、接続ファクシミリ装置が、Ｇｌ規格及び、Ｇ■相当
（いわゆるミニファクスと称されるもの）のファクシミ
リ装置の場合は圧縮器４は圧縮コード化せず、イメージ
メモリ８から読出したデータを１バイトのデータにして
ＤＭＡ転送で主記憶２のデータバッファ１０上に格納す
る。
（いわゆるミニファクスと称されるもの）のファクシミ
リ装置の場合は圧縮器４は圧縮コード化せず、イメージ
メモリ８から読出したデータを１バイトのデータにして
ＤＭＡ転送で主記憶２のデータバッファ１０上に格納す
る。
このようにして、データバッファ１０上に格納されたデ
ータは、プログラム転送にてＦＡＸインタフェース部９
に渡され、ＦＡＸインタフェース部９は、ＧＴＴ又は、
ＧＴＩＩ規格のファクシミリ信号に変換して図示しない
ファクシミリ装置に出力する。又、ＦＡＸインタフェー
ス部９は、ＧＨ規格及びミニフックス接続時は、１ライ
ンのデータがオール“０”である旨をプログラムより知
らされると、データ転送にてオール“０”のデータをも
られずとも、１ラインが全白のデータをファクシミリ装
置に出力する機能を有する。
ータは、プログラム転送にてＦＡＸインタフェース部９
に渡され、ＦＡＸインタフェース部９は、ＧＴＴ又は、
ＧＴＩＩ規格のファクシミリ信号に変換して図示しない
ファクシミリ装置に出力する。又、ＦＡＸインタフェー
ス部９は、ＧＨ規格及びミニフックス接続時は、１ライ
ンのデータがオール“０”である旨をプログラムより知
らされると、データ転送にてオール“０”のデータをも
られずとも、１ラインが全白のデータをファクシミリ装
置に出力する機能を有する。
ここで、従来は、１ラインがオール“０”か否かの判定
をプログラム処理にて１ラインデータのすべてをチェッ
クすることにより行なっていたため、プログラムの処理
効率が低下するという問題点があった。
をプログラム処理にて１ラインデータのすべてをチェッ
クすることにより行なっていたため、プログラムの処理
効率が低下するという問題点があった。
（ハ）発明の目的
本発明は上記問題点を解決し、ＧＨ規格またはＧＩＩ規
格相当のファクシミリ装置と接続してデータ伝送を行な
う際のプログラムの処理効率を向上させることを目的と
する。
格相当のファクシミリ装置と接続してデータ伝送を行な
う際のプログラムの処理効率を向上させることを目的と
する。
（ニ）発明の構成
上記目的を達成するために本発明は、ホスト処理装置と
ファクシミリ装置との間にもうけられるファクシミリ接
続制御装置であって、ホスト処理装置から送出されるデ
ータをＸ方向、゛Ｙ方向の任意の位置に１ビット単位で
展開し格納可能な二次元構成のイメージメモリと、該イ
メージメモリ上のデータをファクシミリ装置に送出する
ため該データを一時格納するデータバッファとを含んで
構成されるファクシミリ接続制御装置において、上記イ
メージメモリからのデータ読出し時に上記イメージメモ
リから走査方向に１ビット単位で読出す１ラインデータ
について該１ラインデータがオール“０”であるか否か
を判定する回路をそなえ、上記イメージメモリから上記
データバッファへの１ライン毎のデータ転送に際し、当
該ｌラインデータがオール″０″であるか否かの情報を
当該１ラインデータに付加し上記データバッファへ格納
するよう構成したことを特徴とする特 （ホ）発明の実施例 第２図は、本発明による１実施例のファクシミリ接続制
御装置の要部ブロック図であり、図中、第１図と同一番
月のものは同一のもの、１９はイメージメモリ８内で切
り出されて主記憶２へ転送される領域、２０はＤＭＡ転
送回路、２１ば１ライン・オール“０″判定回路、２２
はＮＬＩＮ信号線、２３はＤＲＥＱ信号線、２４はＡＣ
Ｋ信号線、２５はＩ）ＡＴＡ信号線、２６〜３１は判定
フラグ、３２ば切り出し領域１９内のラインへのデータ
を格納するデータバッファ領域、３３はラインＢのデー
タを格納するデータバッファ領域、３４はラインＣのデ
ータを格納するデータバッファ領域、３５はラインＤの
データを格納するデータバッファ領域、３６はラインＥ
のデータを格納するデータバッファ領域、３７はライン
Ｆのデータを格納する一゛ データバッファ領域 である。
ファクシミリ装置との間にもうけられるファクシミリ接
続制御装置であって、ホスト処理装置から送出されるデ
ータをＸ方向、゛Ｙ方向の任意の位置に１ビット単位で
展開し格納可能な二次元構成のイメージメモリと、該イ
メージメモリ上のデータをファクシミリ装置に送出する
ため該データを一時格納するデータバッファとを含んで
構成されるファクシミリ接続制御装置において、上記イ
メージメモリからのデータ読出し時に上記イメージメモ
リから走査方向に１ビット単位で読出す１ラインデータ
について該１ラインデータがオール“０”であるか否か
を判定する回路をそなえ、上記イメージメモリから上記
データバッファへの１ライン毎のデータ転送に際し、当
該ｌラインデータがオール″０″であるか否かの情報を
当該１ラインデータに付加し上記データバッファへ格納
するよう構成したことを特徴とする特 （ホ）発明の実施例 第２図は、本発明による１実施例のファクシミリ接続制
御装置の要部ブロック図であり、図中、第１図と同一番
月のものは同一のもの、１９はイメージメモリ８内で切
り出されて主記憶２へ転送される領域、２０はＤＭＡ転
送回路、２１ば１ライン・オール“０″判定回路、２２
はＮＬＩＮ信号線、２３はＤＲＥＱ信号線、２４はＡＣ
Ｋ信号線、２５はＩ）ＡＴＡ信号線、２６〜３１は判定
フラグ、３２ば切り出し領域１９内のラインへのデータ
を格納するデータバッファ領域、３３はラインＢのデー
タを格納するデータバッファ領域、３４はラインＣのデ
ータを格納するデータバッファ領域、３５はラインＤの
データを格納するデータバッファ領域、３６はラインＥ
のデータを格納するデータバッファ領域、３７はライン
Ｆのデータを格納する一゛ データバッファ領域 である。
”判定回路２１について以下に述べる。
圧縮器４からイメージメモリ８への信号線の中でＤＲＥ
Ｑ信号は、イメージメモリ８に対する、１ビツトのデー
タの要求線である。ＮＬＩＮ信号は、イメージメモリ８
での主走査のアドレスをスタートアドレスにもどす要求
線であり、１ラインの最後のデータ要求時にオンとなる
。ＡＣＫ信号は、ＤＲＥＱ信号に対する応答信号であり
、ＤＡＴＡ信号線２５に送出データが乗っていることを
示す。ＤＲＥＱ、ＡＣＫ信号は、いわゆるハンドシェー
クのインタフェースである。
Ｑ信号は、イメージメモリ８に対する、１ビツトのデー
タの要求線である。ＮＬＩＮ信号は、イメージメモリ８
での主走査のアドレスをスタートアドレスにもどす要求
線であり、１ラインの最後のデータ要求時にオンとなる
。ＡＣＫ信号は、ＤＲＥＱ信号に対する応答信号であり
、ＤＡＴＡ信号線２５に送出データが乗っていることを
示す。ＤＲＥＱ、ＡＣＫ信号は、いわゆるハンドシェー
クのインタフェースである。
１ライン・オール゛′０″判定回路は、ＡＣＫ応答時の
ＤＡＴＡ信号をＮ Ｌ、 Ｉ Ｎ信号がオンとなるまで
チェックしており、その結果を、Ｎ Ｌ Ｉ Ｎ信号オ
ン時のＤ ＲＦ、 Ｑ信号に応答する形でＤＡＴＡ線に
送出する回路である。転送した１ラインのデータがオー
ル“０”であったら、“１″を送出し７．１ビツトでも
“ｌ”が存在したら、０”を送出する回路である。
ＤＡＴＡ信号をＮ Ｌ、 Ｉ Ｎ信号がオンとなるまで
チェックしており、その結果を、Ｎ Ｌ Ｉ Ｎ信号オ
ン時のＤ ＲＦ、 Ｑ信号に応答する形でＤＡＴＡ線に
送出する回路である。転送した１ラインのデータがオー
ル“０”であったら、“１″を送出し７．１ビツトでも
“ｌ”が存在したら、０”を送出する回路である。
１ライン・オールパ０”判定回路の構成とじては、例え
ば、内部にフリップフロップをそなえＡＧＫ信号存在時
点におけるＤＡＴＡ信号が０”であればセント状態とし
、“１”であればリセット状態とし、Ｎ Ｌ Ｔ Ｎ信
号オンかつｒｌＲＥＱ信号オンの条件で、当該フリップ
フロップの出力をＤＡＴＡ信号線２５上に送出する構成
を採用することができる。
ば、内部にフリップフロップをそなえＡＧＫ信号存在時
点におけるＤＡＴＡ信号が０”であればセント状態とし
、“１”であればリセット状態とし、Ｎ Ｌ Ｔ Ｎ信
号オンかつｒｌＲＥＱ信号オンの条件で、当該フリップ
フロップの出力をＤＡＴＡ信号線２５上に送出する構成
を採用することができる。
第２図の実施例では、切り出し領域１９内のＡ〜Ｆのラ
イン中、Ａ、ＤおよびＥが全白（オール“０″）データ
であるため、主記憶２上訊対応する判定フラグ２６，２
９．３０が“１″にセントされ、他のラインＢ、Ｃおよ
びＦは全白（オール１０″）データでないため主記憶２
上の対応する判定フラグ２７，２８．３１は“０”にセ
ットされている。
イン中、Ａ、ＤおよびＥが全白（オール“０″）データ
であるため、主記憶２上訊対応する判定フラグ２６，２
９．３０が“１″にセントされ、他のラインＢ、Ｃおよ
びＦは全白（オール１０″）データでないため主記憶２
上の対応する判定フラグ２７，２８．３１は“０”にセ
ットされている。
なお、切り出し領域１９の各ラインのデータ転送および
判定フラグ情報の転送は、第２図に示すように、第１図
のブロック図では図示を省略したＤＭＡ転送回路２０に
よって行なわれる。また、上記判定回路は、圧縮器４が
透過モード（圧縮器理は行なわず、バイトデータにして
、データバッファ１０にＤＭＡ転送するモード）でイメ
ージメモリ８を走査するときのみ動作するよう構成され
ていることは言うまでもない。
判定フラグ情報の転送は、第２図に示すように、第１図
のブロック図では図示を省略したＤＭＡ転送回路２０に
よって行なわれる。また、上記判定回路は、圧縮器４が
透過モード（圧縮器理は行なわず、バイトデータにして
、データバッファ１０にＤＭＡ転送するモード）でイメ
ージメモリ８を走査するときのみ動作するよう構成され
ていることは言うまでもない。
このようにして、ｌラインの最終ドツト位置で、当該ラ
インの判定結果をドツトデータとして、圧縮器４に入力
することにより、データバッファ１０上に格納されたデ
ータ中に、ｌラインの判定情報を判事フラグの形で挿入
するようにしたので、これによりプログラムは１ライン
のデータ全てをチェックせずとも、１ラインの最終ビッ
トのみをチェックするだけでＦＡＸインタフェース部９
に対して、オール“０”の判定を通知することができる
。
インの判定結果をドツトデータとして、圧縮器４に入力
することにより、データバッファ１０上に格納されたデ
ータ中に、ｌラインの判定情報を判事フラグの形で挿入
するようにしたので、これによりプログラムは１ライン
のデータ全てをチェックせずとも、１ラインの最終ビッ
トのみをチェックするだけでＦＡＸインタフェース部９
に対して、オール“０”の判定を通知することができる
。
（へ）発明の効果
本発明によれば、プログラムによる全ビットチェック処
理が不要となるため、ファクシミリ接続制御装置の処理
効率を高めることができる。
理が不要となるため、ファクシミリ接続制御装置の処理
効率を高めることができる。
第１図はファクシミリ接続制御装置の１例のブ０
ロック図、第２図は本発明による１実施例のファクシミ
リ接続制御装置の要部ブロック図である。 図中、２は主記憶、４は圧縮器、８ばイメージメモリ、
１０はデータバッファ、２１は１ライン・オール“Ｏ”
判定回路、２６〜３１は判定フラグである。 １
リ接続制御装置の要部ブロック図である。 図中、２は主記憶、４は圧縮器、８ばイメージメモリ、
１０はデータバッファ、２１は１ライン・オール“Ｏ”
判定回路、２６〜３１は判定フラグである。 １
Claims (1)
- 【特許請求の範囲】 ホスト処理装置とファクシミリ装置との間にもうけられ
るファクシミリ接続制御装置であって、ホスト処理装置
から送出されるデータをＸ方向。 Ｙ方向の任意の位置に１ビット単位で展開し格納可能な
二次元構成のイメージメモリと、該イメージメモリ上の
データをファクシミリ装置に送出するため該データを一
時格納するデータバッファとを含んで構成されるファク
シミリ接続制御装置において、上記イメージメモリから
のデータ読出し時に上記イメージメモリから走査方向に
１ビット単位で読出す１ラインデータについて該１ライ
ンデータがオール“０”であるか否かを判定する回路を
そなえ、上記イメージメモリから上記データバッファへ
の１ライン毎のデータ転送に際し、当該１ラインデータ
がオール“０”であるか否かの情報を当該１ラインデー
タに付加して上記データバッファへ格納するよう構成し
たことを特徴とするイメージデータ管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037815A JPS60182258A (ja) | 1984-02-29 | 1984-02-29 | イメ−ジデ−タ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037815A JPS60182258A (ja) | 1984-02-29 | 1984-02-29 | イメ−ジデ−タ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182258A true JPS60182258A (ja) | 1985-09-17 |
Family
ID=12508014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037815A Pending JPS60182258A (ja) | 1984-02-29 | 1984-02-29 | イメ−ジデ−タ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182258A (ja) |
-
1984
- 1984-02-29 JP JP59037815A patent/JPS60182258A/ja active Pending
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