JPS60170986A - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPS60170986A JPS60170986A JP59027627A JP2762784A JPS60170986A JP S60170986 A JPS60170986 A JP S60170986A JP 59027627 A JP59027627 A JP 59027627A JP 2762784 A JP2762784 A JP 2762784A JP S60170986 A JPS60170986 A JP S60170986A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- tunnel
- output
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高電界が印加される工０等に使用する定電圧回
路に関するものである。
路に関するものである。
絶縁が一ト電界効果トランジスタ（以下ＩＧ Ｆ！Ｔと
称する）集積回路（以下ＩＣと称する）にふ・いて、絶
縁ゲートが破壊に到ったシ、ホットキャリアの流入、パ
ンチスルーといった問題が生じるような高い電界がＩＧ
ＦＥＴに加わる場合、何らかの′寵圧訓限回路が必要で
ある。この目的のために従来の定電圧回路をオンチップ
で集積化した場合、素子や抵抗値のバラツキによって、
絶縁ゲートの破壊等の不＠Ｓ合を招く場合があった。
称する）集積回路（以下ＩＣと称する）にふ・いて、絶
縁ゲートが破壊に到ったシ、ホットキャリアの流入、パ
ンチスルーといった問題が生じるような高い電界がＩＧ
ＦＥＴに加わる場合、何らかの′寵圧訓限回路が必要で
ある。この目的のために従来の定電圧回路をオンチップ
で集積化した場合、素子や抵抗値のバラツキによって、
絶縁ゲートの破壊等の不＠Ｓ合を招く場合があった。
特に、書き込み、あるいは消去時、絶縁膜に絶縁破壊す
る電界近くまで電圧を印加する必要のあるＢ Ｆ ＲＯ
ＭやＥＥＰＲＯＭＬＩＣおいては、絶縁膜が破壊せずか
つ絶縁膜をトンネル電流が流れるような電界を絶縁膜に
印加する必要があるため、この書き込み、あるいは消去
時の電圧の制＠には絶縁膜厚のバラツキや素子のバラツ
キを最小限におさえ、大きなマージンを取って設計する
などの困難があった。
る電界近くまで電圧を印加する必要のあるＢ Ｆ ＲＯ
ＭやＥＥＰＲＯＭＬＩＣおいては、絶縁膜が破壊せずか
つ絶縁膜をトンネル電流が流れるような電界を絶縁膜に
印加する必要があるため、この書き込み、あるいは消去
時の電圧の制＠には絶縁膜厚のバラツキや素子のバラツ
キを最小限におさえ、大きなマージンを取って設計する
などの困難があった。
本発明の目的は、ＥＦＲＯＭ’ＰＥＥＰＲＯＭにおいて
、書き込み、あるいは消去時に絶縁膜が素子特性が変動
しても確実に訃き込み、あるいは消去が行える電圧を与
える回路を供することにある。
、書き込み、あるいは消去時に絶縁膜が素子特性が変動
しても確実に訃き込み、あるいは消去が行える電圧を与
える回路を供することにある。
また、本発明により、たとえばサブミクロンＬＳＩにお
けるように、現在の電源電圧のまま素子をスケーリング
で微細化した場合に絶縁膜にかかる磁界が相対的に太き
くなってしまうようなＩＣで、ＩＧＦＥＴＫ高車界がか
からないように保護するための定電圧回路も実現できる
。
けるように、現在の電源電圧のまま素子をスケーリング
で微細化した場合に絶縁膜にかかる磁界が相対的に太き
くなってしまうようなＩＣで、ＩＧＦＥＴＫ高車界がか
からないように保護するための定電圧回路も実現できる
。
第１図は、従来の帰環型定電圧回路のブロックダイヤグ
ラムである。一般的には、電圧検出回路には、出力の抵
抗分割回路を、ｔｔｉｌＪ御素子（（はＩＧＦＥＴを用
いる。このような、通常の定電圧回路を、例えばＥＦＲ
ＯＭや、ＥＥＰ、ＲＯＭの書き込みあるいは消去時にお
けるような、絶縁膜に高い電界がかかるような回路の礪
圧印加瑞子に用層る場合定電圧出力は、絶縁膜とは無関
係であるため、絶縁膜と定電圧出力のバラツキによって
は、絶縁膜を破壊してしまった。す、あるいはまったく
書き込み一！：たけ消去が行われないといった不都合が
生じていた。
ラムである。一般的には、電圧検出回路には、出力の抵
抗分割回路を、ｔｔｉｌＪ御素子（（はＩＧＦＥＴを用
いる。このような、通常の定電圧回路を、例えばＥＦＲ
ＯＭや、ＥＥＰ、ＲＯＭの書き込みあるいは消去時にお
けるような、絶縁膜に高い電界がかかるような回路の礪
圧印加瑞子に用層る場合定電圧出力は、絶縁膜とは無関
係であるため、絶縁膜と定電圧出力のバラツキによって
は、絶縁膜を破壊してしまった。す、あるいはまったく
書き込み一！：たけ消去が行われないといった不都合が
生じていた。
本発明は以上の不都合を解決する１ζめの定電圧回路を
提供するものであり、以下図にもとづいて本発明の詳細
な説明する。第２図は本発明の定電圧回路の原理を示し
た回路図でアリ、基本的にはトンネル素子と定電流回路
とで電圧検出を行うものである。ここでトンネル素子と
称したものは、絶縁膜の両側に電極が取り付けられたも
のであシ、そのＸ−Ｖ特性は第６図に示すようなもので
ある電圧から急激にトンネル電流が流れはじめる。第２
図の回路の動作を説明すると、まず出力が低くノード２
とノード６との間に電圧が第６図に示したｖ１以下であ
ればノード又は接地端子と同屯位となり、制御素子は入
力をその°まま出力に出す。
提供するものであり、以下図にもとづいて本発明の詳細
な説明する。第２図は本発明の定電圧回路の原理を示し
た回路図でアリ、基本的にはトンネル素子と定電流回路
とで電圧検出を行うものである。ここでトンネル素子と
称したものは、絶縁膜の両側に電極が取り付けられたも
のであシ、そのＸ−Ｖ特性は第６図に示すようなもので
ある電圧から急激にトンネル電流が流れはじめる。第２
図の回路の動作を説明すると、まず出力が低くノード２
とノード６との間に電圧が第６図に示したｖ１以下であ
ればノード又は接地端子と同屯位となり、制御素子は入
力をその°まま出力に出す。
入力が高くなりノード３の出力電圧が高くなるとトンネ
ル素子１は第３図の特性を示すため、ノード２とノード
６との間の電圧は■１で固定され、差動増幅器の入力に
、出力電圧から■１を差し引いただけの電圧が入力され
る。これが基進覗圧と比較され、制＠素子にフィードバ
ックされることによって出力が定電圧化される。
ル素子１は第３図の特性を示すため、ノード２とノード
６との間の電圧は■１で固定され、差動増幅器の入力に
、出力電圧から■１を差し引いただけの電圧が入力され
る。これが基進覗圧と比較され、制＠素子にフィードバ
ックされることによって出力が定電圧化される。
本発明を、トンネル電流を利用したＥ Ｐ Ｐ、 ＯＭ
やＥＫＰＲＯＭＫ応用すると利点が大きい。すなわち、
第２図のトンネル素子１の絶縁膜を、Ｂ Ｆ ＲＯＭま
たはＥＥＦＲＯＭでトンネル電流を利用して書き込み又
は消去を行う絶縁膜と同じものにし、本発明の定電圧回
路を、いわゆるｌＪミツターとして書き込みまたは消去
の電圧印加端子に接続することにより、両者共トンネル
電流を使用しているため、確実に、書き込みまたは消去
が可能な電圧で自動的に定電圧動作することになる。
やＥＫＰＲＯＭＫ応用すると利点が大きい。すなわち、
第２図のトンネル素子１の絶縁膜を、Ｂ Ｆ ＲＯＭま
たはＥＥＦＲＯＭでトンネル電流を利用して書き込み又
は消去を行う絶縁膜と同じものにし、本発明の定電圧回
路を、いわゆるｌＪミツターとして書き込みまたは消去
の電圧印加端子に接続することにより、両者共トンネル
電流を使用しているため、確実に、書き込みまたは消去
が可能な電圧で自動的に定電圧動作することになる。
第４図は実際にＥＥＰＲＯＭの書き込みおよび消去のた
めの昇圧回路に本発明を適用した実施例である。第４図
に示す昇圧回路４で電源電圧ＶＤＤを所望の電圧まで昇
圧する。トンネル素子１と定電圧回路８と飽和領域で動
作するＩＧＦＥＴ５とによって定電流回路を構成し、Ｋ
Ｅ Ｐ ＲＯ’Ｍの書き込み及び消去に余分な電圧を
工ＧＦＫＴ７によってカットしている。コンデンサ６は
発振防止のためで、無くても良い。さらに実際の利点と
して、トンネル素子１は面積を必要としな−ため、集積
化には都合が良い。
めの昇圧回路に本発明を適用した実施例である。第４図
に示す昇圧回路４で電源電圧ＶＤＤを所望の電圧まで昇
圧する。トンネル素子１と定電圧回路８と飽和領域で動
作するＩＧＦＥＴ５とによって定電流回路を構成し、Ｋ
Ｅ Ｐ ＲＯ’Ｍの書き込み及び消去に余分な電圧を
工ＧＦＫＴ７によってカットしている。コンデンサ６は
発振防止のためで、無くても良い。さらに実際の利点と
して、トンネル素子１は面積を必要としな−ため、集積
化には都合が良い。
第５図は第２図をそのまま実際の素子に変えたもので、
トンネル素子１の絶縁膜を他のＩＧＦＥＴのゲート絶縁
膜よシ薄くすることによ、す、他の１ＯＦＥＴのゲート
絶縁膜のパンチスルー等〕高電界ゆえの不都合が生じる
前に定電圧回路が働き、破壊を防ぐことができる。
トンネル素子１の絶縁膜を他のＩＧＦＥＴのゲート絶縁
膜よシ薄くすることによ、す、他の１ＯＦＥＴのゲート
絶縁膜のパンチスルー等〕高電界ゆえの不都合が生じる
前に定電圧回路が働き、破壊を防ぐことができる。
以上剥説明したように本発明の定電圧回路によれば、Ｅ
ＰＲＯＭや、ＦｉＫＰＲＯＭなどのように、工ＧＦＢｉ
ＴＩＣ高電界をかける必要があるＩＣや、相対的に高電
界がかかるＩＣにおいて効果を発輝する。
ＰＲＯＭや、ＦｉＫＰＲＯＭなどのように、工ＧＦＢｉ
ＴＩＣ高電界をかける必要があるＩＣや、相対的に高電
界がかかるＩＣにおいて効果を発輝する。
第１図は従来の帰環型定電圧回路の原理図、第２図は本
発明の定電圧回路の原理を示す回路図、第６図は本発明
で用いるトンネル電流を使ったトンネル素子の電流電圧
特性の概略図、第４図はＢＥＦＲＯＭのための昇圧回路
（（本発明を適用した実施例の回路図、第５因は第２図
の詳細な回路図である。 １・・・トンネル素子 ２．３，９．１１・・・回路のノード ４・・・昇圧回路 ５．７，１０．１５・・・工ＧＦＥＴ ６・・・発振防止コンデンサ ８・・・定電圧回路
発明の定電圧回路の原理を示す回路図、第６図は本発明
で用いるトンネル電流を使ったトンネル素子の電流電圧
特性の概略図、第４図はＢＥＦＲＯＭのための昇圧回路
（（本発明を適用した実施例の回路図、第５因は第２図
の詳細な回路図である。 １・・・トンネル素子 ２．３，９．１１・・・回路のノード ４・・・昇圧回路 ５．７，１０．１５・・・工ＧＦＥＴ ６・・・発振防止コンデンサ ８・・・定電圧回路
Claims (1)
- 入力された電圧を検出する際に絶縁膜を流れるトンネル
電流を用いると共に、前記絶縁膜の一方を定電圧出力端
子に他方を定電流回路にそれぞれ接続することを特徴と
する定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027627A JPS60170986A (ja) | 1984-02-16 | 1984-02-16 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027627A JPS60170986A (ja) | 1984-02-16 | 1984-02-16 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170986A true JPS60170986A (ja) | 1985-09-04 |
| JPS64823B2 JPS64823B2 (ja) | 1989-01-09 |
Family
ID=12226191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027627A Granted JPS60170986A (ja) | 1984-02-16 | 1984-02-16 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102492A (ja) * | 1991-04-25 | 1993-04-23 | Hughes Aircraft Co | トンネル酸化物基準装置を備えたシヤントレギユレータ |
-
1984
- 1984-02-16 JP JP59027627A patent/JPS60170986A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102492A (ja) * | 1991-04-25 | 1993-04-23 | Hughes Aircraft Co | トンネル酸化物基準装置を備えたシヤントレギユレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64823B2 (ja) | 1989-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6091282A (en) | High voltage generating circuit for a semiconductor memory circuit | |
| US5446367A (en) | Reducing current supplied to an integrated circuit | |
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| JP2592234B2 (ja) | 半導体装置 | |
| US4814686A (en) | FET reference voltage generator which is impervious to input voltage fluctuations | |
| EP0157905A2 (en) | Semiconductor device | |
| JPH11212660A (ja) | 参照電圧発生回路 | |
| JPS6150358A (ja) | 半導体集積回路 | |
| JPH06217453A (ja) | 電流制限回路 | |
| JPH08103070A (ja) | チャージポンプ回路 | |
| JPS60117655A (ja) | 基板上のｃｍｏｓ回路のラッチアップ制御方法および装置 | |
| JP2568442B2 (ja) | 半導体集積回路装置 | |
| JP3223844B2 (ja) | 基準電圧発生装置 | |
| KR0141157B1 (ko) | 기준전압발생회로 | |
| JPH043513A (ja) | パワーオンリセット回路 | |
| JP3822781B2 (ja) | 安定化電源回路 | |
| JPH0743952B2 (ja) | 電源電圧低下検出回路 | |
| JPS60170986A (ja) | 定電圧回路 | |
| US5821806A (en) | Boost regulator | |
| US5262989A (en) | Circuit for sensing back-bias level in a semiconductor memory device | |
| US5331592A (en) | Non-volatile semiconductor memory device with erasure control circuit | |
| US5481492A (en) | Floating gate injection voltage regulator | |
| JP3409404B2 (ja) | フラッシュ・メモリ | |
| US6157571A (en) | Semiconductor memory device and method of controlling a threshold voltage of the same | |
| US6724598B2 (en) | Solid state switch with temperature compensated current limit |