JPS601697A

JPS601697A - 不揮発性半導体メモリ

Info

Publication number: JPS601697A
Application number: JP58109196A
Authority: JP
Inventors: Yasuo Ito; 寧夫伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-20
Filing date: 1983-06-20
Publication date: 1985-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は、浮遊ゲートと制御ゲートを有するメモリセル
をマトリクス状に集積形成して構成され、電気的かつ選
択的な１・き替えを可能にした不揮発性半導体メモリ装
置に関する。

（従来技術とその問題点〕浮遊ゲート制御ゲートをもつｉ’ｖｌＯ８Ｆ’ＥＴ構造
のメモリセルであって、マトリクス配列して電気的かつ
選択的な書き替えを可能としたものとして第１図に示す
ものが知られている。このメモリセルは半導体基板に形
成されたソースＳ５　ドレインＤ間のチャネル領域上に
浮遊グー）ＦＧ、更にこれに容量結合する第１および第
２制御ゲー）ＣＧＩおよびＣＧ２が積層形成されている
。址だチャネル領域とは別に通常ソースＳと接続される
書き替えｔＣｔ極ＥＧが設けられ、浮遊デー）　ＦＧは
この書き換え屈極団に対してトンネル電流が流れ得る極
薄絶縁膜を介して対向させている。

このメモリセルをマトリクス配列する場合、従来用いら
れている構造は、４ビツトを例にとって示すと第２図の
ように接続される。即ちメモリセルＭ１〜Ｍ４は、ドレ
イ／Ｄ１．Ｄ２および第１の制御デー）　ＣＧＩ　１１
ｃＧＩ　２をそれぞれＹ方向に共通接続し、第２の制御
デー）　ＣＧ２１１ｃＧ２２をＸ方向に共通接続し、ソ
ースＳおよび鳴き替え電極ＫＧを全メモリセルにつき共
通接続してマトリクス配列される。

この不揮発性メモリの選択的読み出しおよび書き替え動
作は、従来用いられている方法では、ｎチャネルを例に
とって説明すると次のとおりである。メモリセルＭ、を
読み出す場合には、ドレインＤ１および第２の制御デー
）ＣＧ２］を高電位とし、他の（ル極を全て低１４位と
する。これにより・メモリセルＭ１が０”（浮遊ゲート
ＦＧに電荷が書き込まれていす、しきい値Ｖｔｏが正の
小さな値の状態）のときこれにチャネル−流が流れ　ｔ
＋１ｕ（浮遊ゲートＦＧに１子が注入されしきい値Ｖｔ
１が正の大きな値の状態）のときこれにチャネル電流が
流れない。

メモリセルＭ１の記憶内容を書き替えるだめには、第１
．第２の制御ゲートＣＧ　１１　＋　ＣＣＴ２１を高電
位例えば２０Ｖ１他の端子を全て低屯位役えばＯｖとす
るか、ま／こ第１．第２の制御ゲートＣＧ１１　、ＣＧ
２１を低電位、他の端子を全て高電位とする。前者の場
合書き替えは極ｍは低電位、後者の場合高電位とされる
。これにより、メモリセルＭ１においてのみ浮遊デー）
　１！”Ｇが書き替え成極に対して十分な高電位または
、十分な低電位となり浮遊ゲートＦＣと書き替え一極囮
との間でトンネル電流による電荷の授受がなされて１．
き替えが行なわれる。

こうして第１図のメモリセルを配列して、電気的かつ選
択的な書き替えを可能とした不揮発性メモリ装置ができ
るが、従来のものには、次のような問題点があった。即
ち不揮発性メモリの記憶内容を消去する時、非選択セル
の紀１および第２の制御デー）Ｃ’Ｇ、およびＣＧ２に
高電位をかける事となり、そのためにチップ上のほとん
どすべての非選択セルの制御ゲートを駆動トせなければ
ならず、電荷供給能力の十分大きな昇圧回路を必要とし
、供給能力が不足すると選択されたセルの制御ゲートと
省き替み（極間に十分な低位差が生じず、選択セルの消
去が十〇に行なわれない可能性があった。またチップ上
の大多数の非選択セルの制御ゲートを駆動する際に従来
の方法では、消費′電流が多くなる問題点があった。ま
た書き替えの際に消去と書き込みの一連の操作を行なう
が、従来の方法では、その切り換え時にすべての制御線
の電位を同時に反転させなければならず、デコードの制
御が困難であった。

〔発明の目的〕

本発明は、′１概気的書き替え時に、非選択セルに筒′
電圧をかけなくて済む様にする事を目的とする。

〔発明の概要〕

本発明は、メモリマトリクスを複数のブロックに区分け
し、このブロック内で書き替え成極を共通接続させた墨
を骨子とする。

本発明によれは、上記消去時Ｖこは、選択セルを含むブ
ロックのみ誓き替え１極を高電位とし、他のブロックで
は低電位とする事ができるので、選択セルを含まないブ
ロックではセルの制御ゲートは高電位でなく低電位でよ
い。

〔発明の効果〕

本発明によれば、書き替え不妾のブロックでは、制御ゲ
ートは低電位でよくなるので、昇圧回路の電荷供給能力
の負担が軽くなり、書き込み操作が容易になり、また不
必要な制御ゲートを駆動する必要がなくなるので消費電
流を低減することができる。さらに従来のデコード方式
に比べて容易にメモリセルを選択して読み出し省き替え
ができる。

〔発明の実施例〕

以下本発明の実施例を説明する。メモリセルの基本構成
は、第１図の等価回路で説明したとおりである。具体的
なメモリセルの要部構造を第３図（ａ）〜（ｄ）に示す
。（ａ）が平面図、（ｂ）　、　（ｃ）および（ｄ）は
それぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ’断
面図である。Ｐ型Ｓｉ基板１に層型ソース２およびドレ
イン３を設け、これらの両領域間のチャネル領域上にゲ
ート絶縁膜４】を介して浮遊ゲート５を設け、更にこの
上にゲート絶縁膜４２　＋　４３を介してそれぞれ浮遊
ゲート５に容量結合する第１の制御ゲート６および第２
の制御ゲート７を設けている。チャネル領域に隣接した
位置には、ソース２と連続的形成された書替え′成極と
してのｎ＋層８を設け、前記浮遊ゲート５を、このｎ＋
層８上まで延在させトンネル電流が流れ得る極薄絶縁膜
４４を介して層Ｎ８に対向させている。第１の制御ゲー
ト６は書替え制御用であってＹ方向に連続的に配設し、
第２の制御ゲート７は書替え制御用であると共に読み出
しゲートであって、浮遊ゲート５と共にチャネル領域を
おおいＸ方向に配設する。またソース・２はＸ方向に連
続的に配設し、ドレイン３はＹ方向に例えば金属配線に
より接続してメモリセルアレイを構成する。

第４図に本発明の実施例に係わる回路図を示す。

Ｘｉ　、Ｘ４−＋−＋　＋Ｘｉ　２・・・はＸデコーダ
の出力でＹｉ　＋Ｙｉ＋１　＋ＹＩ＋ｚ・・・はＸデコ
ーダの出力である。アドレス信号を外部からアドレス入
力ビンに印加すると、その信号の内容に応じであるＸデ
コーダの出力線Ｘ１とＸデコーダの出力Ｙｉが高電位に
なり、その交点に位置するメモリセルが選択される。Ｐ
は、このメモリセルの書き込み、消去及び読み出しの３
つの−（−ドを制御するプログラム制御線であり、消去
時にはこのプログラム制御線Ｐは、高電位（例えば２０
■）であり、読み出し時と書き込み時には低電位（例え
ばＯＶ）である。トランジスタ９は、プログラム制御線
の信号をオン・オフするトランジスタでそのゲートは、
Ｘデコーダの出力Ｙ１に接続している。１１，１２．１
３は８ビツト構成のメモリセルでそれらの第１制御ゲー
トＣＧ＋は、Ｘデコーダの出力Ｘｉと共通接続している
。また１５−．１６゜１７も８ビツト構成のメモリセル
で、第１制御ゲートＣＧＩは、Ｘデコーダの出力Ｘ１＋
１　と接続している。上記の１１．１２．１３の８ビツ
ト構成のメモリセルと、１５，１６．１７の８ビツトａ
ｒｔ成のメモリセルのソースＳ及び曹き替え眠極工は共
通接続で必シ、それらの節点２３は常に同電位である。

すなわちＸデコーダの出力Ｘｉとその隣に位置するＸデ
コーダの出力Ｘ１＋１に共通接続する１６ビツトのメモ
リのソースＳ及び書き替え一極はすべて共通である。。

２のトランジスタは、ソースがプログラム制御線と、ド
レインが１１．１２，１３，１４゜１５．１６の１６個
（１６ビツト分）のメモリセルのソースＳ及び省き替え
′螺極ＫＧに共通接続する節点２３と、ゲートは、Ｘデ
コーダの出力Ｘｉとそれぞれ接続している。１４のトラ
ンジスタは、ソースをプログラム制御線、ドレインを１
１　、１２　、１３゜１４．１５．１６の１６個のメモ
リセルのソースＳ及び査き侯え一極ＥＧに共通接続する
節点２３と、ゲートはＸデコーダの出力Ｘｉ　＋ｔとそ
れぞれ接続している。メモリセルのＹ方向のセル例えば
１１，１５゜１９．２５の第２制御ゲートＣＧ２は入力
線■１に、１２．１６，２０．２６の第２制御ゲートＣ
Ｇ２は入力線１２にそれぞれ共通接続されており、８ビ
ツト分のメモリセルからは、それぞれ８本の人出線が接
続されている。寸だメモリセルのＹ方向のセル、例えば
１１，１５，１９．２５のドレインＤは出力線ＯＩに、
Ｊ２，１６，２０．２６のドレインは出力線０２に、そ
れぞれ共通接続されており、８ビツト分のメモリセルか
しは、それぞれ８本の出力線が接続きれている。

次にこのメモリセルの選択的机み出しおよび書き替えの
動作原理についてｎチャネルを例にとって説明する。址
ず眺み出し時の動作は、以下の様に行なう。メモリセル
１１，１２．１３の８ビツト分を読み出す場合プログラ
ム制御線Ｐの電位を低電位（例えは０Ｖ）ＫＬ、Ｘデコ
ーダの出力Ｘｉを高電位他のすべてのＸデコーダの出力
を低電位（例えばＯＶ）にし、Ｘデコーダの出力Ｙｉを
高１位、Ｙｉ　＋Ｉ　Ｊｉ　＋２などの他のすべてのＸ
デコーダの出力を低電位（例えばＯＶ）にする。この時
、１０はオン状態、他のトランジスタ１４，１８．２２
等はすべてオフ状態になる。節点２３は低電位の状態に
保たれる。出力線０１から０８まで高電位（例えば２Ｖ
　ＬＦＣしておくと、メモリセルが’Ｏ”（浮遊ゲート
ＦＧに電荷が書き込′まれず、しきい値が正の小さなＩ
Ｍの状態）のとき、チャネルに電流が流れ、′°１”（
浮遊ゲートＦＧにｌ［子が注入されたとき、しきい値ｖ
ｔ１が正の大きい値の状態）のときこれにチャネル電流
が流れない。非選択セル（例えば１５，１６．１７．１
９，２０．２１）には、その第１制御’ｊ　）ＣＧＩに
高電位がかからないのでセルには電流は流れない。従っ
てセルの選択性が実現できる。

書き替え操作は、以下の様に行なう。書き替え操作は、
８ビツト単位で行なわれ、まず書き替えたい８ビツトの
記憶山谷をすべて消去した後、書き込みたいデータ８ビ
ツトを書き込む２段階の操作からなる。メモリセル１１
，１２，１３の８ビットの記憶内容を消去するには、プ
ログラム制御線Ｐを高電位（例えば２０　Ｖ　）’、に
し、Ｘデコーダの出力Ｘ４＋ｘを高電位、その他のＸデ
コーダの出力を低電位、Ｘデコーダの出力Ｙｉを高電位
、その他のＸデコーダの出力例えばＹｊ＋ＩＪｉ＋２を
低電位にする。

従って９のトランジスタはオン状態２８のトランジスタ
はオフ状態になり、１０，１４，１８，２２　のトラン
ジスタのソースは高′４位（例えば２０ｖ）になる。こ
の時、１０はオフ、１４はオン、１８゜２２はオフにな
る。これにより１１，１２．１３の８ビツトのメモリセ
ルの書き替え＋４ｉ極ＥＧは高電位（例えば２０Ｖ）ｖ
こなる。また入力線１．からＩ８までは、低電位であり
、まだＸデコーダの出力Ｘ１が低電位であるので、１１
，１２．１３の８ビツトのメモリセルの第１．第２制御
ゲートのＣＧ１．ＣＧ２が同時に低電位（例えばＯＶ）
になる。従って浮遊デー）　ＦＣが書き替え成極ＥＧに
対して十分な低電位となり、浮遊ゲートＦＧと曾き替え
畦極田の間でトンネル電流による電子が抜けてしまい１
１゜１２．１３（７）８ビツトのメモリセルの記憶内容
が同時に消去されてしまう。しかし１５，１６．１７の
メモリセルでは、書き替え電極ＥＧは高電位（例えば２
０Ｖ　）、第１制御ゲートは低電位（例えば６Ｖ）であ
るが、第２の制御ゲートが高電位になるので容量納会に
より浮遊デー）　ＦＧの電位は、書き替え成極鵡に比べ
若干低電位になるが浮遊ゲートＦＧと書き替え成極Ｗの
電位差は、両者の間で薄酸化膜を介してトンネル電流を
生じさせる程の電位差とはならず従って消去は起こらな
い。１９〜２１．２５〜２７０メモリセルでは、第１．
第２制御ゲートＣＧＩ、ＣＧ２は低電位（例えばＯＶ）
岩９き替え４極団は低電位（例えばＯＶ）になり、浮遊
成極ＦＧと書き替え電極は同電位となり、この両−極の
間でトンネル電流は流れず消去はおこらない。

１９〜２１．２５〜２７の咽・＠替え′成極ＥｇをＯＶ
にするには事前にＰを０■とし、Ｙｉ、Ｙｉ＋、・・・
を全てオンさせ、Ｘｉ、Ｘｌ−１−４・・に５Ｖ程度の
電圧を印加すればよい。以上のように第１及び第２の制
御ゲート（’ＣＧｓとＣＧ２　）が同時に低電位、書き
替え成極ｍが高′亀位であれば、消去が行なわれ、第１
の制御ゲート及び第２の制御ゲートのどちらか一方が高
電位で他方が低電位、かつ書き替えｄ極ＥＧが高電位で
あれば消去は行なわれない。まだ第１の制御ゲート、第
２の制御ゲート、書き替えは極の電位がすべて低電位で
あれば消去は行なわれないことは−うまでもない。とこ
ろで第１の制御ゲートと第２の制御ゲートのどちらか一
方に高ｔ＜位が加わるような非選択セルは、たかだか選
択セルである１１〜１３の８ビツトのメモリセルの集合
単位に隣接する一組のセルの東合坩位（例えば１５〜１
７）か１５〜１７の８ビツトのメモリセルの集合単位の
第１制御ゲートと接続するメモリセルの集合単位（例え
ば：３４〜３６のメモリセルの集合単位）でしか起こら
ない。従ってほとんど大多数の非愈択メモリセルでは、
すべてのｄｕｉ−が低４位（例えばＯＶ）にイ呆たれる
。消去された８ビツトのメモリセル１１，１２．１３に
書き込むには、プログラム制御線Ｐを低電位にし、Ｘデ
コーダの出力Ｘｉを高電位、その他の出力をすべて低１
に位にする。またＸデコーダの出力Ｙｉを高電位、その
他の出力をすべて低電位にする。ここで８ビ・ノドのメ
モリセル１１゜１２．１３を選択する際、消去時にはＸ
デコーダのうちＸｉ＋、を選んだが、書き込み時には、
Ｘｉを選ぶ。一連の書き替え動作で、ＸデコーダをＸ４
からＸＩ　＋１へ変更することは、タイミング制御回路
を使用すれば容易に可能である。この病き込み時には、
９のトランジスタはオン状態になり１０，１４，１８゜
２２のトランジスタのソースは低電位（例えばＯＶ）に
なる。この時、１０はオン、１．４，１８．２２はオフ
になる。これにより１１．１２．１３の８ビツトのメモ
リセルの暑き替えは極ＥＧは低電位（例えば０■）にな
る。捷だ入力線１１〜■８からは高１４Ｅ位（例えば２
０Ｖ）を“′１″、低“Ｍｔ位（例えばＯＶ）を”０″
とする８ビツトのデータが人力される。このとき選択さ
れた１１，１２．１３の８ビツトのメモリセルのうち入
力線Ｉｉ（＋＝１〜８）が高電位（例えば２０ｖ）であ
るものは、Ｘｌの電位が簡電位であるため、第１．第２
制御ゲートが共に高電位になり、また書き替え電極孔が
低電位であるため、浮遊ゲートｌＩ″Ｇが書き替え胤極
鵡に対して十分な高電位となり、＃遊デー）　１＝“Ｇ
と書き替え電極ｍの間でトンネル′亀流によって電子が
浮遊ゲートに注入され、楠き込みが行ｌわｈる。上記の
８ビツトのメモリセルのうち入力線■１（ｉ＝１〜８）
が低１電位（例えばＯＶ）であるものは、第１制御ゲー
トは高電位、第２制御ゲートは低電位、■き替え４極は
低電位になる。この状態では、浮遊デー）　ＦＧが書き
替え＋１極に対して十分に尚電位と（ｄ、ならず浮遊デ
ートドＧと暑き賛え電極の間でトンネル電流は泥れずメ
モリセルは、消去状態に保／Ｃれる。以上の動作で選択
されたメモリセル８ビツト分に同時にデータが書き込−
まれる。消去時のル合と同様に非選択セルのうち一部の
メモリセルは、第１制御ゲートと第２制御ゲートのうち
一方の制御ゲートが高１１位になるが、大多数の非選択
セルは、すべてのＥ電極が低電位（例えばＯＶ）に保た
れ、余分な高電圧は加わらない。

このように結成されるメモリセルアレイ５３を用いて不
揮発性メモリの全体は第５図の如く構成される。Ｘデー
タの出力は、メモリセルの第′ｌ制ａデー　トへ、Ｙデ
コーダ５０はプログラム制御線をオンオフするトランジ
スタ９．２８へ接続される。

これらの回路出力の′ｊｂ位関係を制銅１するためのタ
イミング制御回路４８を設けている。メモリセルの内容
を読み出すには、アドレス入力回路４６かもアドレス情
報を入力し、続いてその内容は、アドレスバッファ・ラ
ッチ回路４９で一時的に記憶され、Ｘデコーダ５４とＹ
デコーダ５０に分割され、アドレス入力に対して一意的
にメモリセルが選択される。一方読み出されたデータは
、人出力バッファ・ラッチ回路５２を」ｊってデータ入
出力回路から外部へ出力される。メモリセルの内容を杏
き換えるには、丑ず外部から制御’Ｉｉ号を制御信号入
力回路４５へ入力し、昇圧回路４７で豹、き替えのため
の高電圧（例えば２０ｖ）を梶生させる。

タイミング制御回路４８でアドレスの内容とデータの内
容をそれぞれアドレス−バッファ・ラッチ回路４９と人
出力バッファ・ラッチ回路５２に記憶しておき、アドレ
スで指定されたセルの内容を書き替える。

以上のように本発明によれば、電気的かつ選択的に記憶
内容の舊き換えが可能でかつ非選択の大４１Ｂ分に余分
の高ｎｔ圧が制御ゲートにががらない不挿発性手導体メ
モリ全笑現することができる。従来の不揮発性メモリで
ｒａｔ：　、消去時にはすべての非選択セルの２つの制
御ゲートのうちにどちらか一方の制御ゲートに畠゛−圧
がかかっ−Ｃいたが本発明のメモリマ）　ＩＪクスを用
いれば非′Ｊム択部分に不用な重付がかからず、従って
細軸性の高い回路が実現できる。書き替えは第１のフロ
ック、次いで第２のブロックと順々に行なって行っても
よいし一括して同時に行なっても良い。

また、従来のメモリマトリクスでｂ−ｌ　、消去時から
書き込み時に移る場合、すべてのメモリセルの制御ゲー
トの電位を高電位から低電位−＼、ま／こ低電位から高
電位へ切り変えなければならず、このようなデコーダを
作ることは難しかった。しかし本発明によれば、消−告
時から書き込み時に移る場合、プログラム制御線の電位
を高電位から低電位へ、ＸデコーダをＸｉ＋１からＸｉ
へ切り変えるという簡単な操作で容易に消去モードから
書き込みモードへ移ることができる。

【図面の簡単な説明】

Ｍ１図は電気的曹替え可能な不揮発性半導体メモリセル
の記号を示す回路図、第２図はこのメモリセルの従来の
マトリクスアレイの一例を示す回路図、第３図（ａ）〜
（ｄ）は本発明の一更施例のメモリセルの要部構造を示
す平１相図及び断面図、ｒ４’＋　４図は本発明の一実
施例のメモリマトリクスアレイの構造を示す回路図、第
５図は同じくメモリ装置全体構成を示すブロック図であ
る。図において、１・・・Ｐ型Ｓｔ基板、２・・・ソース、３・・・ドレ
イン、４１〜４３・・・ゲート絶縁膜、４４・極薄絶縁
膜、５・・・浮遊ゲート、６・・・第１の制御ゲート、
７・・・第２の制御ゲート、８・・・ｎ／＠（書き替え
電極）９．１０，１５，１８，２２，２９，３３，３７
．４１・・・制御トランジスタ、１１〜１３．１５〜１
７．１９〜２１．・２５〜２７．３０〜３２．３４〜３
６．３８〜４０．４２〜４４・・・不揮発性メモリ素子
、２３．２４・・・共通ソース、４５・・・制御信号回
路、４６・・・アドレス入力回路、４７・・昇圧回路、
４８・・タイミング制御回路、４９・・・アドレスバッ
ファ・ラッチ回路、５０・・・Ｙデコーダ、５１・・・
データ入出力回路、５２・・・人出カバソファ・ランチ
回路、５３・・メモリセルマトリクス、５４・・・Ｘデ
コーダ。介１ｚψＡ　丼Ｉｆ　２　ｐＨ子ｔイる　々ｆ４第　１
　図第　２　図第　３　図

Claims

【特許請求の範囲】

浮遊ゲート及びこの浮遊ゲートに近接して設けられ、両
者間で電荷の授受を行なう書き替え一極を有するメモリ
セルを半導体基板上にマトリクス配列し、前記浮遊ゲー
トに容量結合する第１．第２の制御ゲートを夫々Ｘ方向
、Ｙ方向に接続し九′１気的書き替え可能な不揮発性半
導一体メモリにおいて、前記マトリクスをブロックに分
割し、このブロック内で前記書き替え一極を共通接続し
た事を特徴とする不揮発性半４体メモリ。