JPS5897873A - 不揮発性半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 重置明線不揮発性半導体メモリセル特にビット毎に電気
的な書替え可能表子揮発性半導体メモリセルに関する。

通常の半導体メモリは記憶され九データが電源が取シ去
られると消去してしｔ５という短所を有しているのに対
し、不揮発性半導体メモリ社情報の蓄積機能によシたと
充電源が取シ去られたとしても一度書き込まれたデータ
は消去されないという長所を持つ非常に有用表中導体メ
モリである。

この不揮発性半導体メモリのメモリセルを構成する不揮
発性のメそりトランジスタとしては、大ゲート型とがＴ
ｏシ、更に電荷の注入方法としてトンネル効果を用いる
もの、アバランシェ効果を用いるものとがあシ、これら
の組み合せによるいろいろのものが発表されている。

これらのメモリトランジスタを用いてメモリセルを構成
し九場合最も欄題になるのはそのメモリ７の動作原理か
らしてデータの書替えが通常のランダムアクセスメモリ
（ＲＡＭ）のように自由に行うことが困難で、いわゆる
リードオンリーメモリ（ＲＯＭ）としてしか用いること
ができないことである。例えば、浮遊ゲート型で制御電
極を有していない通常の型のものはデータの消去には紫
外線やＸｌｓの照射が必要である。これに対し２層絶縁
ゲート型の４のは制御ゲート電極に正あるいは負の電圧
を印加することでデータの書込みあるい線消去を行うこ
とができるので電気的に書替えは可能であるが、正負両
極性の電圧が必要表ため周辺回路との分離を要し集積但
に際して一チツプ化が困難であるという欠点がある。ま
たこの型のものでも現在知られているものはワード毎に
書替え可能であっても、新データを書き替える前にワー
ド内容をまず消去し、次にデータを書き込むという手順
が必要で完全なビット毎の書替えはできていないようで
おる。

一方高集積化の進展につれて、チップ化されたビット毎
に電気的な書替え可能な不揮発性メモリの実現が強く要
望されるに至っている。チップ化の見地からすると上述
のように周辺回路の分離を必要とする２層絶縁ゲート型
は不適当であシ、浮遊ゲート型の改良に頼らざるを得々
い。従来これに該幽するものとして、第１図（ａ）、Φ
）にその−例ＦＷ１シリコン基板１の主表面近傍に互に
間隔を置いて設けられた１対ＯＮ　のソース−ドレイン
領域２，３、この内領域間の基板の表面上に設けられた
第１のゲートシリコン酸化膜４．４’　、４　とこの上
に設けられた例えばポリシリコンからなる浮遊ゲート電
極（ＰＧという）５．５’と、とのＰＧ５．５’上に設
けられた第２のゲートシリコン酸化１１６とこの上に設
けられた例えばポリシリコンからなる制御ゲート（ＣＧ
という）電極７と、ソース・ドレイン電極８，９とから
このメモリトランジスタ唸できている。この図（１）と
図Φ）とで異なる点Ｈ１ＦＧの形状とこれに伴って第１
のゲートシリコン酸化膜の形状が異なりていることであ
る。

すなわち７アーラーノルトハイムトンネル効果（Ｆ−Ｎ
）ンネル効果という）による電子注入を行わせしめるよ
う第１のゲートシリコン酸化膜の厚さを薄く（約２００
λ）している領域が図（ａ）では第１ゲートシリコン酸
化膜４′の一部分に限定されているのに対して、図Φ）
の構造では、第１のゲートシリコン酸化Ｊ［４′　全体
が薄くなりている。

これらのメモリトランジスタにデータの書〆込みを行う
場合は、ドレイン電圧ＶＤ　　としてプロゲラＡ電圧Ｖ
Ｐ　（約２０　Ｖ　）　全印加Ｌ、ＣＧ　電圧ＶＣＧを
０■、ソース電圧Ｖｓ　を□ｖあるいはソース電、極を
開放する。かくすると図（ａ）の場合には、Ｆ　−Ｎト
ンネル効果によｊ９ＦＧ５からドレイン領域３に電子が
注入され、図伽）の場合にはアバランシェ効果によシト
レイン領域３からＦＧ５　＝へ正孔の注入が行われる結
果ＦＧ５　、５″　は正に常電し、これに伴いトランジ
スタＬオン状態となる。

次に１データの消去を行う場合は、ＣＧ電圧Ｖｃ。

ｔＶＰ　　（２０Ｖ　）　トＬ、Ｖｎ、Ｖｓハ共Ｋ　Ｏ
Ｖ　トｔル。

かくすると図（ａ）の場合には、Ｆ−Ｎトンネル効果に
よシトレイン領域３からＦＧ５へ電子が注入され、図Φ
）の場合にはＦ−Ｎ）ンネル効果によシゲート領域全面
よりＦＧ５′へ電子が注入され、ＦＧ５　、５’は負に
帯電され、これに伴いトラン、ジスタはオフ状態となる
。以後メモリド２ンジスタのＣＧを正に帯電させる場合
をデータ書込み、負に帯電させる場合をデータの消去と
呼ぶことにする。

次に、データの読〆出しはＶＤ　として読出電圧ＶＩ　
　Ｃ例えＶＰ５Ｖ）’に印ｍＬ、、ＶｃｅｑＯＶｉるい
社Ｖｉａ（５Ｖ）　　とし、ＶｓはＯｖ　とする。かく
してメモリトランジスタがオンかオフを検知してデータ
の読出しが行われる。

従来、上述のメモリトランジスタを用いたメモリマトリ
ックスとしてはそれぞれ第２図及び第３図に示したもの
が良く知られている。

篤２図で、Ｑ２ａ上述のＣＧ付ＦＧ型のメモリ）ｊンジ
−ｘり、Ｑｌは選択用ＭＩＤ）ランジスタである。Ｘは
ビット線でＱｌを介してＱ意に接続されている。Ｙ１ｓ
Ｙ＄１はワード線でＹｌはＱｌのゲートに、Ｙ３は９重
のゲートにそれぞれ接続されている。志のセルへのデー
タの書込みは、Ｘ、ＹｌにプＥｆｆ／９Ａ［圧ＶＰ　（
２０Ｖ）を与え、Ｙ、はＯＶとする。かくするとＱｌは
オンとなシメモリトランジスタＱｓのドレイン電圧Ｖ）
はほぼＶＰとなるので前述のようにしてＱｓにはデータ
が書き込まれ、これに伴いＱ２はオン状態となる。次に
データの消去は、Ｘ、Ｙ、を□ｖとし、Ｙ−にＶｐ（２
ｏｖ）を４える。かくすると、ＱｌはオフとなりＱｓの
ＣＧ電圧Ｖｃｏのみが■Ｐ、！：表るので、前述のよう
にしてＱ２に書き込まれていたデータは消去され、これ
に伴いＱ２はオフ状態となる。次にデータの読出しは、
Ｘ、Ｙｌに読出電圧Ｖｉ（５Ｖ）を与え、Ｙ３は０■と
する。かくするとＱｌはオンとなりＱ冨のドレイン電流
の有無によＩＱ意がオン状態かオフ状態かが検知される
。

第３図は第２図に示したメモリセルによシ２×２のメモ
リマトリックスを構成した場合の回路図である。

Ｑｌｌ、Ｑ、１　でビット（１，１）、ＱＩＬＩ、Ｑｌ
でビット（１，２）、Ｑｌ３．魁婁　でビット（２、１
）　、Ｑｌ４゜Ｑｓ４でピッ）（２，２）のセルをそれ
ぞれ構成しておシ、ビット線Ｘ１．Ｘ露、フード線Ｙ１
１　＊　Ｙｌ１　＃Ｙ１２＊Ｙ！Ｉ−にそれぞれ所定の
配置で接続されていいる。今ここで、ピッ）（１，１）
を選択してデータの書込み、消去、読出しを行う場合に
ついて説明する。まずデータの書込みには、Ｘｌ　ｅ　
ＹｌｌにＶｒ（２０Ｖ）ｅ与、ｔＸｓｐＹ１２＊Ｙ意１
ｓＹｕｔｉｏＶ　とする。かくするとＱｌｌはオンとな
りメモリトランジスタのうちＱｚｔのＶＤのみが■１と
力るのでＱｉｔにデータが書き込まれる。次にデータを
消去するには、Ｙ意１にＶＰを与え他は０■とする。か
くするとＱｓｔのＣＧ電圧ＶｃｅがＶＰになるのでＱｔ
ｔに書き込れていたデータ線消去される。ところでＹｌ
ｌにはＱｌ１の外Ｑｎ（一般的にｎｘｎのマトリックス
であればＱ意１を含めてｎ個のトランジスタ。）が接続
されているので、Ｑｓｓのデータも消去されることにな
る。すなわち１ビツト毎の選択消去は不可能である。次
に、データの読出しには、Ｘｌ。

ＹｌｌにＶｍ（５Ｖ）を与え、ＸＭ　ｅＹｌｌ　＊ＹＩ
ＨはＯｖとする。かくするとＱｚｘの一ドレイン電圧Ｖ
ＤがほぼＶＲになるのでＱ２１に１１Ｆき込まれたデー
タを欽み出すことができる。以上詳しく説明したように
とのメ篭りセルはビット毎にデータの消去・書替えがで
きないという欠点を有している。

一方、前述のＣＧ付ＦＧ型メモリトランジスタを用いた
セルマトリックスにおいて、一つのビット線に連なるメ
モリトランジスタのノースを一括接続し、そのソースの
一括接続線に、一方はアースに、他方は所定の電位源に
連りた一対のスイッチングＭＯ８）ランジスタを接続す
ることにより、ビット毎に消去可能な回路も発表されて
いるが（特開昭５Ｏ−７４４１）、この回路によると選
択したビットの書〆込みあるいは消去の信号を作り出す
タイミング回路が難しく誤書込み、誤消去ないので、任
意にビットを選択して特別な消去過程を要すること無く
データの書込゛み、読メ出しが行えるところの完全なＲ
ＡＭ動作祉不可能である。

本発明の目的社、上述のかかる欠点を除去することによ
り、容易に一チップ上に集積化できるところのビット毎
に書替え可能な、更にはランダムアクセスメモＩＪ（Ｒ
ＡＭ）動作可能な不揮尭性半導体メモリセルを提供する
ことにある。

本発明のメモリセルＬ１−導電型の半導体基板の主表面
近傍に互に間隔を置いて設けられた１対の前記半導体基
板と逆導電型を有するソース・ドレイン領域と骸両領域
間の基板表面上に設けられ九第１のゲート絶縁膜とこの
上に設けられた金属又は半導体層から表る浮遊ゲート電
極と該浮遊ゲート電極上を覆うように設けられた第２の
ゲート絶縁膜とこの上に設けられ丸金属又は半導体層か
らなる制御ゲート電極と、から々るＭＩ８型不揮発性メ
モリトツンジスタと、該メモリトランジスタと直列に接
続され前記メモリド２ンジスタのドレインを外部からの
選択信号によって駆動するためのＭＩＳ型選択用トラン
ジスタと、前記メモリトランジスタや制御ゲート電極を
外部からの選択信号によシ選択的に制御電圧を印加する
ために該制御ゲート電極に接続されたＭＩＳ型トランジ
スタを含み形成された制御回路とからなっている。

又、本発明のメモリ５セルは、前記選択用トランジスタ
のゲート電極が第１ワードラインに、ドレイン電極がビ
ットツインに接続され、前記制御回路が前記ビットライ
ンと＠２ワードラインの論理積出力を得るための論理積
回路からなっている。

なお、又本発明のメモリセルは、前記論理積回路が前記
メモリトランジスタの制御ゲート電極にソースが、前記
ｌｓ２ワードツインにドレインが、更に、本発明のメモ
リセルは前記選択用トランジスタ電極がワードラインに
、ドレイン電極がビットラインに接続され、前記制御回
路が前記ビットラインに与えられた信号の反転出力を前
記メモＩＪ　）ツンジスタの制御ゲート電極に与えるよ
うに前記メモリトランジスタのソースと前記ワードライ
ン間に挿入された反転回路からなっている。

更に又、本発明のメモリセルは前記反転回路がその反転
トランジスタのゲート電極が前記、ビットラインに、ド
レイン電極が前記メモリセルトランジスタの制御ゲート
電極に接続されてなるＭＩ８量トツンジスタインバータ
回路からなっている。

以下本発明についぞ図面を参照して詳細に説明する。

第４図は本発明の第１の実施例を示す回路図である。

上述の第１図（ａ）あるいは同図伽）に示したＣＧ付Ｐ
Ｇ型ＮチャンネルＭＩａ型不揮発性メモリトランジスタ
Ｑ雪と、このメモリトランジスタＱ鴬と直列に接続され
、そのゲートがワード線Ｙ１に接続さた、メモリトラン
ジスタのドレインをビット線Ｘからの信号によって駆動
するためＯＮチャネルＭＩａ型選択用トランジスタＱ１
と、メモリトランジスタＱ３のＣＧに、ビット線Ｘとワ
ード線Ｙ、の選択信号電圧の論理積を作シ選択的に制御
電圧を印加するために、このＣＧに接続された制御回路
を形成するところＯＮチャネルＭＩＳｆｊ１制御用トラ
ンジスタＱｉ　とからこのメモリセル紘できている。こ
の第１の実施例のメモリセルは、第２図に示したー従来
例のセルと比較するとこれに制御用トランジスｐＱｓが
付加された点が異っている。なお従来例との差異が明ら
かになるように従来例と同じものには同一参照数字を用
いている。

次にこの第１の実施例のメモリセルの動作について説明
する。まずデータの書込みには、Ｘ、Ｙｌにプログラム
電圧Ｖデ（例えば２０ｖ）を与え、ＹｌはＯｖとする。

かくするとＱｌはオンしてＱｓのドレインにははＩＹＶ
デに近い高電圧が印加され、一方ＱｓもオンしてＱｓの
ＣＧ電圧ＶＣＯは０■に保たれるので、既に説明したよ
うにＱ８にデータが書き込まれ、これに伴いＱｌはオン
状態になる。

次に、データめ消去には、Ｘ、Ｙ１ＫＶデを与えＹｌは
Ｏｖとする。かくするとＱｌはオフし、Ｑｓはオンとな
りＱｌのＶＣＧはほぼＶデに保たれるので、既に説明し
たようにＱ８に書き込まれていたデータは消去され、こ
れに伴いＱｓ　Ｉｄオフ状態となる。

次に、データ読出しには、ｘ、ｙｌに読出電圧Ｖｌ（例
えば５Ｖ）を与えＹ、はＯｖとする。かくするとＱｌ、
ＱｓがオンとなりＱｌのドレイン電圧ＶＤはｖｌ　ｅ　
ｖＣＧはＯｖとなるので、そのドレイン電流の有無を検
知してデータの読出しが行われる。

上述の説明からも明らかなように１新に挿入された制御
用トランジスタＱｓは、ＸとＹ、に共にハイレベル電圧
の■デが与えられたときのみメモリトランジスタＱｓ　
０Ｖｃｏをハイレベル電圧のｖＰにするいわゆる論理積
回路を形成していることが分る。このようにしてこの実
施例の回路ではビット線Ｘとワード４ｇ！　Ｙ　１の交
点に位置したメモリトランジスタＱｓのみを選択してデ
ータの消去を行うことが可能となる。従ってこの制御回
路はこの実施例の回路に限定されること無くこれと同様
の機能を−持つ他の回路を用いても良いことはもち論で
ある。

第５図は第４図に示した本発明の第１の実施例のセルを
用いて構成された２×２のメモリマトリックスを示す回
路図である。

Ｑｌｌ　＋Ｑｎ　ｐＱｓｓでビット（１，１）、Ｑ！重
＋　Ｑ２２　ｐＱｓｓでビット（１＊　２　）　、Ｑｔ
ｓ　＋Ｑｇｓ　＃Ｑ１１でビット（２ｅｌ）％　Ｑｌ４
．Ｑｇ４ｅＱｓ＋でビット（２，２）のセルをそれぞれ
構成しておシ、ビット線Ｘ１　ｖ　Ｘｔ、ワード１ｌｌ
ｌＹｕ　＃Ｙ１！１　ｐＹ１２　ｐＹｕｔ　にそれぞれ
所定の配置で接続されている。今ここでピッ）（１，１
）’−を選択してデータの書込み、消去、読出しを行う
場合について説明する。まずデータの書込みには、Ｘｔ
、ＹｕＫＶｒ（２０Ｖ）を与えＸ霊ｖ　Ｙｌｌ１　ｓ　
Ｙｌｌ　ｅ　Ｙｆｌは０■とする。かくするとＱ工□、
Ｑ８１はオンし、メモリトランジスタのうちＱｓｘのＶ
ＤのみがｖＰとなるのでＱｇｔにデータが書き込まれ、
これに伴いＱｍｔはオン状態となる。次にデータを消去
するＫは、ＸＩ　（！：　Ｙｚｘ　ＫＶＰ　ヲ与、ｔＸ
ｇ　、Ｙｌｌ　ＩＹＩ！　ｐＹｕは０■とする。かくす
るとＱｓｓはオンしＱｚｔの■■のみが■ｒとなるので
Ｑｇｔに書き込まれたデータはＱｓｓがオンとなりＹｌ
２はＯｖなので□ｖとなシ、Ｑｘ＠ｇＱ２４のＶＣＧは
Ｑ　ｓｚ　ｓ　Ｑ　ｕがオフなのでオープン電位となる
ので、いずれも書き込みデータが消去されることはない
。次にデータの読み取シには１．ｘ　１　＋　Ｙｌｌに
読出電圧Ｖ、（５Ｖ）を与えＸ雪。

Ｙｘｔ＊Ｙｘｇ＊ＹｚｚｌｄＯＶとする。カ＜　ｔ　；
ｂ　トＱｚｔ　（Ｄドレイン電圧■ｏのみ■遺となりＱ
ｌ１からのデータの読出しが行われる。

上述の説明から明らかなように、ｎＸｎのメモリマトリ
ックの場合には：データの誉込みはピッ）　＃Ｘｔ　（
ｔ＝ｔ　ｔ　２　ｔ−＊　ｎ）　　とワード線Ｙ、ｔ（
ｔ＝１．２．・・・、ｎ）に共にプログラム電圧ＶＰが
与えられていｉ交点のピッ）（ｉ、Ｄに、データの消去
にはＸｔ　１！：Ｙ黛ｊに共にｖＰが寿見られている交
点のビット（ム、ｊ）に、データの読出しにはＸ直　と
Ｙｌ３　Ｋｍ５’！出電圧■罵が与えられている交点の
ピッ）（ｌ、ｊ）に対して選択的に行われ、他のビット
はなんらＯ影響を受ける仁とはない。す力わちこの第１
の実施例のメモリセルを用いるとメモリマトリックスの
任意の一ビットを選択して書込み、消去すなわち書替え
、読出しが可能と力る。しかもこのセルは従来と同様に
選択用のワード線を一本付加するだけの簡単な選択シス
テムになっているので従来のビット毎消去可能なセルで
問題となるであろう駒書込み、誤消去などの誤動作を生
じ２ンジスタを用いているので、一種類の電源のみで良
く周辺回路の分離の必要は無く容易に一チップ上にメそ
リシステムとして集積化ができる。

上述のとおり第４図に示した本発明の第１の実施例のメ
モリセルによれば、ビット毎のデータの消去・書替えは
可能ではあるが、未だ消去過程無しで完全麿ビット毎の
データの書込み、読取シを行うＲＡＭ動作は可能ではな
い。す麿わち、メモリ内容の部分的な変更ではなく全く
新たな内容を書込む必要が生じた場合には全ビットを消
去した後に新データを書き込む必要がある。そこで本発
明のｊｌｌＥ２の実施例のメモリセルはこの完全なＲＡ
Ｍ動作が可能となるよう制御回路を設けたものである。

第６図はこの本発明の第２の実施例のメモリセルを示す
回路図である。

メモリトランジスタＱｓ　と選択用トランジスタＱ１は
前と同様に直列に接続されてＱｌのドレインはビット線
Ｘに、ゲートはワード線Ｙにそれぞれ接続されている。

制御回路はＮチャネルＭＩＳ型トランジスタＱ４とＱｓ
とからなるインバータ回路で構成されておシ、Ｑ４のソ
ースはＱ２のソースに、Ｑ冨のゲートはビット線Ｘに、
ＱＢのドレインはワード線Ｙに、Ｑｉのソース唸そのゲ
ートならびにＱ４のドレインに、その共通接続点がＱ露
のゲートにそれぞれ接続されてとの実施例のメモリセル
はできている。なおＱｓは高いオン抵抗を有するディブ
レシロン型を用いている。

このメ（リセルにプ騨グラムを行うには、Ｙをハイレベ
ルすなわちプルグラム電圧Ｖｐ（例えば２０■）に保ち
、Ｘに書込データ＠１”０”に対応してハイレベル電圧
（例えばＶｐ　）あるいはローレベル電圧（例えば□ｖ
）を与える。まずＸがハイレベルの場合について説明す
る。この場合Ｑｌ、Ｑ４がオンし、しかもＱ４のオン抵
抗値をＱｓのオン抵抗値に比して十分に小さくなるよう
Ｑｓとしては高いオン抵抗を有するディブレシロン型を
用いているので点Ａの電位ははとんど接地電位となシ従
りてＱｌのＣＧ電圧ＶＣＧは０■とな・シ、同時にＱ雪
のドレイン電圧ＶＤＨＶデとなる。かくしてＱｍにデー
タが書き込まれ、これに伴いＱ３はオン状態になる。こ
こでＱ雪がオン状態にある場合を１１＃の状態と定義す
れば、９重には書込データのｌ＃が書き込まれたことに
なる。次にＸがローレベル（例えばＱＶ）の場合につい
て訳明する。この場合Ｑ１がオン、Ｑ４がオフとなシＱ
黛のＣＧ電圧Ｖｃａは■Ｐ％ドレイン電圧ＶＤはＯＶと
なｊ５、ＣＧは負に帯電しその結果としてＱ２はオフ状
態となる。ここで前と反対にＱ２がオフ状態にある場合
を”０′の状態と定義すれば、Ｑ２には書込データ”０
″が書き込まれたことになる。

一方Ｙがローレベル（例えばＱＶ）に保たれている場合
にはＸの“１″“０＃に関係なく、メモリトランジスタ
Ｑ２の各電極には電圧が与えられないのでＦＧの帯電状
態は変化し力いので書き込ま　′れたデータはその１ま
保持される。次にデータの読み出しはＸ及びＹＫ＆、比
電圧ＶＲ（例えば５Ｖ）を与えることによシメモリトラ
ンジスタＱ８のドレイン電流の有無を検知しＱｓがオン
状態であるかオフ状態であるかを判断することによシ行
われる。この様にこの第２の実施例のメモリセ・ルによ
れば、ビット線の書込データ′″１　＃　、　Ｉａ　Ｏ
＃に対応して書込み、消去か同時に行われるので従来例
のように特別に消去という動作セードを設定する必要が
無く完全な不揮発性ＲＡＭが得られる。

とζろで、上述のようにこの実施例のセルにおける制御
回路（Ｑ４．ＱＢ）は、データ″″１”書込の場合はＸ
が１１＃でメモリトランジスタＱ２のＣＧ電圧■ＣＧは
ローレベルの０■、データ１０”書込の場合Ｈｘが１０
”でＶｃｏがＶｒ　となるように、ビットラインＸに与
えられた書込データ＠１″。

１０”の反転信号″ｍＯ”、′″１”に対応する電圧が
ＱｓのＶＣＧ　’ｌして与えられるようになっているこ
とが分る。従ってこの制御回路は、Ｑｔのソースとワー
ド線Ｙ間に挿入されてビットｍＸに与えられるデータ信
号の反転信号に対応する電圧がメモリトランジスタのＶ
Ｃｎと与えられるような反転回路であれば良いととＫな
る。これによシこの実施例の回路と等価な回路は＃丘か
にも考えられることは言うまでもない。

次に、このメモリセルを用いて構成されたメモリマトリ
ックスについて説明する。第７区はその一実施例として
の２×２のメモリマトリックスを示す回路図である。

Ｑｏ　ａ　Ｑａ　ｅ　Ｑａ１　ｅ　Ｑｓｔ　でビット（
１，１）、ＱｌｌｌｅＱｍｓｅＱａｓ＊Ｑｕでビット（
１ｅ　２　）％　Ｑｔｓ　ｅ　Ｑｓｓ　＊　Ｑａ　＃Ｑ
ｌｌでビット（２ｅ　１　）％Ｑ１４　ｅＱｓａ　＃Ｑ
４４５Ｑｓ４　でピッ）（２，２）のセルをそれぞれ構
成しておシ、ビット１ｌＸｌｅＸｌ）ワードＩ！Ｙｌ、
Ｙ＊にそれぞれの所定の配置で一接続されている。今こ
こで、ビット（１，１）とピッ）（１，２）を選択して
、例えばビｙ）（１，１）にｄ”　１　’　ヲ、ｋ’ｙ
　）　（１，２）ＫＦＯ”を同時に書込む場合について
説明する。なお前と同様に　＠１＃　、＠″０”はそれ
ぞれメモリトランジスタのオン状態、オフ状態に対応す
るものとする。この場合、書込データ＠１“、１ｏ＃に
対応してＸｘ、Ｙｔ　ＫＶＰ（２０Ｖ）、Ｘｎｔ　Ｙｔ
　ＫＯＶを与える。かくすると、メモリド２ンジスタ゛
のうちＱａは、ＶＤがＶＰ、ＶＣＧが□ｖとなｊｌ＞Ｃ
Ｇは正に帯電しその結果オン状態となり、Ｑｚ霊は、Ｖ
Ｄが□Ｖ、ＶｃｏがＶＰとなりＣＧは負に帯電しその結
果オフ状態となり、Ｑｚｔには°１”が、Ｑ２２には＠
Ｏｍが同時に書き込まれる。一方メモリト２ンジスタＱ
ｇｓは、ＶＤがフロートしてほぼ０■となｉ、Ｖｃｏは
Ｏｖとなシ状讐の変化は生じない。

又ＱｕはＶＤ、ＶＣＧ共にフロートしてｔ’！埋ＯＶと
なりＱｕと同様に状態の肇化は生じない。すなわちこの
実施例のメモリマトリックスによれと１プログラムに従
って任意のセルを選択して書込データ′″１’、＠Ｏ”
に対する書込みが従来例のようＫｌ別にデータの消去モ
ード動作を必要としないで行うことができる。

これをより一般的なｎＸｎのメモリマトリックスの場合
について説すすると以下のようになる。

データ“１２はＸＩ（１＝１，２．・・・、ｎ）、Ｙｌ
（ｊ＝１゜２、・・・ｓｎ）共にハイレベルのプログラ
ム電圧ＶＰが与えられている交点のピッ）　（Ｘｎｔ、
ＹｊＨ）に書き込まれ、データ“０＃はＸＩ　Ｋローレ
ベル電圧（例えばＱｖ）、ｙｊ　　にＶＰが与えられて
いる交点のピッ）　（Ｘ＋Ｈ，ＹｊＨ）　［９％込まれ
、これ以外のＹｌ　　にローレベル電圧が与えられてい
るところの交点のビット（Ｘ＋Ｈ，ＹＪＬ）及びビット
（ＸＩＬ。

ＹＪＬ）は状卵変化を生せずその状態を保持する。

すなわちこの第２の実施例のメモリセルを用いると従来
実現が困離でめったところの不揮発性ルＷしてＮテヤネ
と型を用いて行ったけれども、Ｐチャネル型についても
同動に適用できるととれ甘うまでもない。

以上詳述したように、本発明のメモリセルは、制御ゲー
ト電極電圧を外部からの選択信号によって制御する制御
回路を設けであるので、従来国難であったビット毎のデ
ータの消去・書替えが正確に行えるようになシ、ｙに特
別に消去モード動作を必要としないで任意のビットを選
択してデータの書込み、続出しの可能ないわゆる不揮発
性ＲＡＭを実現することができると言う大きな効果を有
している。

更に、本発明のメモリセル祉、メモリトランジスタとし
て単一極性の電源で動作するととるの制ジスタを用いか
つ簡単な回路構成を用いているので、容易に一チツプ上
にメモリシステムとして集積化できると言う効果も付加
される。

【図面の簡単な説明】

メモリセル、第３図はこのメモリセルを用い九メモリｉ
トリックスの回路図、第４区は本発明の第１の芙施例の
メモリセル、第５図はこのメモリセルを用いた一実施例
のメモリマトリックスの回路図、第６図は本発明の第２
の実施例のメモリセル、第７図は仁のメモリセルを用い
た一実施例のメモリマトリックスの回路図でおる。。 ｌ・・・・・・半導体基板、２・・・・・・ソース領域
、３・・・・・・ドレイン領域　４　、４　Ｌ　、　４
　ＩＩ・・・・・・第１のゲートシリコン酸化膜　５　
、５　ＩＩ・・・・・・浮遊ゲート電極、６・・・」・
・第２のゲートシリコン酸化膜、７・・・・・・制御ゲ
ート電極、訃・・・・・ソース電極、９・・・・・・ド
レイン’Ｉｍ極、１０・・・・・・フィールドシリコン
１１２化膜、Ｑｌ　、Ｑｌｌ〜Ｑ１４・・・・・・選択
用トランジスタｚ　Ｑ２　ｅ　Ｑ２１−　Ｑｚｔ・・・
ｘ、、ｘ意・・・・・・ビット線、Ｙ、Ｙｌ、Ｙ、、Ｙ
、ｌ、Ｙｌ、・・・・・・ワード線。 霜　　　　　　　　　　　　　　５ ８　　　ト　　　　　　　　さ　　　トド　　５

Claims (1)

1. 【特許請求の範囲】 （１）−導電型の半導体基板の主表面近傍に互に間隔を
   置いて設けられた１対の前艷牛導体基板と逆導電型を有
   するソース・ドレイン領域と該両領斌間の基板表面上に
   設けられた第１のゲート絶縁膜とこの上に設けられた金
   属又は半導体層から表る浮遊ゲート電極上を覆うように
   設けられた第２のゲート絶縁膜とこの上に設けられた金
   属又は半導体層からなる制御ゲート電極とからなるＭＩ
   ８ｍ不揮発性メモリトランジスタと、該メモリトランジ
   スタと直列に接続され前記メモリトランジスタのドレイ
   ンを外部からの選択信号によって駆動するためのＭＩａ
   型選択用トランジスタと、前記メモリトランジスタの制
   御ゲート電極を外部からの選択信号によシ選択的に制御
   電圧を印加するために該制御ゲート電極に接続されたＭ
   Ｉａ型トランジスタを含み形成され九制御回路とからな
   ることを特徴とする不揮発性半導体メモリセル。 ０）前記選択用トランジスタのゲート電極が第１ワード
   ラインに、ドレイン電極がビットラインに接続され、前
   記制御回路が前記ビットラインと第２ワードラインの論
   理積出力を得るための論理積回路からなることを特徴と
   する特許請求の範囲第（１）項に記載の不揮発性半導体
   メモリセル。 （３）前記論理積回路が、前記メモリトランジスタの制
   御ゲート電極にソースが、揃壜積−に）論＝性季嵜空ヰ
   に）ξを仁ｔ≠召前記第２ワードフィンにからなること
   を特徴とする特許請求の範囲第Ｑ）項に記載の不揮発性
   半導体メモリセル。 （４）前記選択用トランジスタのゲート電極がワードラ
   インに、ドレイン電極がビットラインに接続され、前記
   制御回路が前記ビットツインに与えられた信号の反転出
   力を前記メモリトランジスタの制御ゲート電極に与える
   ように前記メモリトランジスタのソースと前記ワードラ
   イン間に挿入された反転回路からなゐことを特徴とする
   特許請求の範囲第（１）項に記載の不揮発性半導体メモ
   リセル。 （５）　　前記反転回路が、その反転トランジスタのゲ
   ート電極が前記ビットラインに、ドレイン電極が前記メ
   モリモルト２ンジスタの制御ゲート電極に接続されてな
   るＭＩＳ型トランジスタインバータ回路からなることを
   特徴とする特許請求の範囲第（４）項に記載の不揮発性
   半導体メモリセル。