JPS60162303A - Sine wave generating circuit - Google Patents
Sine wave generating circuitInfo
- Publication number
- JPS60162303A JPS60162303A JP1756384A JP1756384A JPS60162303A JP S60162303 A JPS60162303 A JP S60162303A JP 1756384 A JP1756384 A JP 1756384A JP 1756384 A JP1756384 A JP 1756384A JP S60162303 A JPS60162303 A JP S60162303A
- Authority
- JP
- Japan
- Prior art keywords
- sine wave
- frequency
- output
- divider
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、サイン波発生回路に関し、各種周波数信号
を組み合わせることにより、波高値を変化できるように
したものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a sine wave generation circuit that is capable of changing the peak value by combining various frequency signals.
データ伝送の変調方式には、ＦＳＫ （Ｆｒｅｑｕｅｎ
ｃｙＳ）Ｉｔｆｔ Ｋｅｉｎｇ）方式がある。このＦｇ
Ｋ方式におけるデジタルアナログ変換器では、第１図に
示すようなサイン波発生回路が採用されている。The modulation method for data transmission is FSK (Frequency
cyS) Itft Keing) method. This Fg
The digital-to-analog converter in the K system employs a sine wave generating circuit as shown in FIG.
１１はカウンタであり、そのクロック入力端子１０には
、・臂ルス列（例えばデータ）が入力される。このカウ
ンタ１１のカウント出力ａ〜ｃＦｉｓデコーダ１２に入
力される。デコーダ１２は、カウンタ１１のカウント出
力ａ ”−ａの内容に応じて抵抗Ｒ１〜Ｒ８の選択組み
合せを行なう。これによって、抵抗Ｒ１〜Ｒ８の共通端
子にあられれる電圧が変化し、増幅器１３の利得が可変
される。そして、出力端子１４には、カウンタ１１の出
力内容に応じた波形変換出力が得られる。Reference numeral 11 denotes a counter, and a clock input terminal 10 of the counter 11 receives a pulse sequence (for example, data). The count outputs a to c of this counter 11 are input to the Fis decoder 12. The decoder 12 selects a combination of the resistors R1 to R8 according to the content of the count output a''-a of the counter 11. As a result, the voltage applied to the common terminal of the resistors R1 to R8 changes, and the gain of the amplifier 13 changes. Then, at the output terminal 14, a waveform conversion output corresponding to the output content of the counter 11 is obtained.
第２図は、上記入力端子１ｏに７クルス列が入力した場
合に得られるサイン波出力ｄと、カウンタ１１の出力ａ
−ｅの関係を示している。FIG. 2 shows the sine wave output d obtained when a 7-cycle train is input to the input terminal 1o, and the output a of the counter 11.
-e relationship is shown.
上記従来のサイン波発生回路によると、増幅器１３の利
得は、抵抗Ｒ１〜Ｒ８によって決定され、抵抗値のばら
つきがサイン波出力のレペル変動及び歪となってあられ
れる欠点がある。According to the above-mentioned conventional sine wave generation circuit, the gain of the amplifier 13 is determined by the resistors R1 to R8, and there is a drawback that variations in the resistance values result in level fluctuations and distortion of the sine wave output.
従って、このような回路構成の場合、抵抗の値のばらつ
きまで考慮に入れて設計を行なう必要がある。Therefore, in the case of such a circuit configuration, it is necessary to design it by taking into consideration even the variation in resistance values.
この発明は上記の事情に鑑みてなされたもので、出力信
号の波形歪を低減し得るサイン波発生回路を提供するこ
とを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a sine wave generation circuit that can reduce waveform distortion of an output signal.
この発明では、プログラマブル分周器２２の分周器デー
タを時分割で各種切り換えることにより、プログラマブ
ル分周器２２の出力周波数を切り換え、これを積分用の
フィルタ２３に入力することで、サイン波出力を得るも
のである。In this invention, the output frequency of the programmable frequency divider 22 is changed by time-divisionally switching the frequency divider data of the programmable frequency divider 22, and by inputting this to the integration filter 23, a sine wave is output. This is what you get.
以下この発明の一実施例を図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第３図はこの発明の一実施例であわ、２１はパルス列入
力端子である。このパルス列入力端子２１に与えられた
ノ４ルス列は、プログラマブル分周器２２に入力され、
この分周器２２の分周出力は、フィルタ２３に入力され
る。また、前記・平ルス列は、制御用分周器２５で分周
され、リングカウンタ２６のクロック入力端子に与えら
れる。ここで、カウンタ２６のカウント内容を示すカウ
ント出力は、並列に設けられたマルチプレクサ２７１２
７２２７３ ・・２７Ｎの入力端に与えられる。各マル
チプレクサ２７１２７２２７３・・・２７Ｎは、カウン
タ２６のカウント内容に応じて前記プログラマブル分周
器２２のゾリセッ）ｆ’−１を切換え設定するデジタル
スイッチである。従って、プログラマブル分周器２２は
、プリセットデータが切り換えられるｆすにその分周比
が変わり、出力・平ルスの周波数も変わることになる。FIG. 3 shows one embodiment of the present invention, and 21 is a pulse train input terminal. The pulse train applied to the pulse train input terminal 21 is input to the programmable frequency divider 22,
The frequency-divided output of this frequency divider 22 is input to a filter 23. Further, the frequency of the pulse train is divided by a control frequency divider 25 and applied to a clock input terminal of a ring counter 26. Here, the count output indicating the count contents of the counter 26 is output from the multiplexer 2712 provided in parallel.
72273...Given to the input terminal of 27N. Each multiplexer 271272273...27N is a digital switch that switches and sets f'-1 of the programmable frequency divider 22 according to the count contents of the counter 26. Therefore, the frequency division ratio of the programmable frequency divider 22 changes whenever the preset data is switched, and the frequency of the output signal also changes.
この周波数切換えサイクルが、フィルタ２３から得られ
るサイン波の周期となる。This frequency switching cycle becomes the period of the sine wave obtained from the filter 23.
今、第４図に示すようなサイン波出力を得る場合につい
て説明する。第４図は、サイン波の１周期を６分割（２
％＝２Ｘ３）して考えた例である。このサイン波の最大
レベルを得るための周波数を八、最小のレベルを得るた
めの周波数ヲｆＬとする。そして、最大レベルと最小レ
ベルの間のレベルをあられす周波数′ｆ：ｆｌ、ｆ−ｓ
とする。ここで、前記周波数ｆ ｌ、 ｆ−ｓなどの中
間レベルを得る周波数（ｆ、）の一般式は、ｆｔ” Ｃ
（１＋５ｉｎ（”” Ｘ ’ ×ｌ！ ） ）／２ 〕
ｎ ２
×（ｆＨ−ｆＬ）＋ｆＬ ・・・（１）ｌ＝±（２ｐ−
１）
ｐ＝１．２． ・・・ ｍ
であられされる。Now, a case will be described in which a sine wave output as shown in FIG. 4 is obtained. Figure 4 shows how one period of a sine wave is divided into 6 parts (2
%=2×3). Let the frequency for obtaining the maximum level of this sine wave be 8, and the frequency for obtaining the minimum level be fL. Then, the frequency 'f: fl, f-s
shall be. Here, the general formula for the frequency (f,) to obtain the intermediate level of the frequencies fl, f−s, etc. is ft” C
(1+5in(””X'×l!))/2]
n 2 × (fH - fL) + fL ... (1) l = ± (2p -
1) p=1.2. ... It is hailed by m.
第４図に示すようなサイン波の場合、ｎ ＝ ３で６分
割であるから、ｍ＝１となシ、周波数１１゜ｆ−ｔの２
種類が計算できる。今、第３図の回路が、サイン波周期
を６分割した動作を得るものとすると、カウンタ２６の
出力Ｑｏ、Ｑ１．Ｑｚ及びプログラマブル分周器２２の
出力Ｆは、第５図に示すようにあられされる。即ち、周
波数ｆｎ＝ｆｘ 、 ｆ−ｓ 、ｆＬ、 ｆ−ｘ 、ｆ
ｓが周期的に得られ、これがフィルタ２３に入力される
。これによってフィルタ２３からに、サイン波出力がイ
４すられる。ここで、制御端子２４に”０″”１＃であ
らゎされるデータを入力すれば、これによって、分周器
２５の分周比が切りがわり、カウンタ２６の周期を変え
ることができる。このことは、サイン波出力の周波数を
前記データの。、１に応じて切シ換えることになり、Ｆ
ＳＫ信号を得ることになる。In the case of a sine wave as shown in Fig. 4, n = 3 and it is divided into 6, so m = 1 and 2 with a frequency of 11°f-t.
Types can be calculated. Now, assuming that the circuit shown in FIG. 3 obtains an operation in which the sine wave period is divided into six, the outputs Qo of the counter 26, Q1 . Qz and the output F of the programmable frequency divider 22 are outputted as shown in FIG. That is, frequency fn=fx, f-s, fL, f-x, f
s is obtained periodically and is input to the filter 23. This causes the filter 23 to output a sine wave. Here, if data programmed with "0" and 1# is input to the control terminal 24, the frequency division ratio of the frequency divider 25 is changed, and the period of the counter 26 can be changed. This means that the frequency of the sine wave output is switched according to the data.
An SK signal will be obtained.
上記の説明では、サイン波の１周期を６分害曵つまり２
７Ｌ（？Ｌ＝３）として説明した。これは、ｎが奇数の
場合である。ｎが偶数の場合についても説明すると、次
のようになる。即ち、サイン波の最大７ペルと最小レベ
ルの間の周波数ｆｔをあられす一般式は、
ｆｌ ＝Ｃ（１＋４ｎ（止’ｘ １３ ） ）／２ ］
２′ｒＬ
Ｘ （ｆＨ−ｆＬ） 十／Ｌ 、、、（２）！＝０．±
１．・・・±（ｍ−１）
となる。−例としてｎ ＝ ４のとき、ｍ ＝ ２とな
る。この場合、分割数は、８であシ、サイン波信号を得
るための周波数配列は、第６図に示すように、ｆ Ｈｒ
ｆ Ｉ ＋ ｆＯ＊ Ｊ’ −１＋ ｆ Ｌ、ｆ −
１，ｒ ｆＯｒｆｌとなる。In the above explanation, one period of the sine wave is divided into 6 parts, or 2
It was explained as 7L (?L=3). This is the case when n is an odd number. The case where n is an even number will also be explained as follows. That is, the general formula for calculating the frequency ft between the maximum 7 pels and the minimum level of the sine wave is fl = C (1 + 4n (stop'x 13 ))/2]
2'rL =0. ±
1. ...±(m-1). -For example, when n = 4, m = 2. In this case, the number of divisions is 8, and the frequency arrangement for obtaining the sine wave signal is f Hr as shown in FIG.
f I + fO* J' -1+ f L, f -
1, r fOrfl.
上記の実施例では、プログラマブル分周器の分周比を切
り換え設定するのに、カウンタ２６、マルチプレクサ２
７１〜２７Ｎを用いたが、これに限らず、予じめ複数の
プリセットデータをメモリに設定しておき、これらのデ
ータを周期的に時分割で読み出して与えるようにしても
良い。In the above embodiment, the counter 26 and the multiplexer 2 are used to switch and set the division ratio of the programmable frequency divider.
71 to 27N are used, but the present invention is not limited to this, and a plurality of preset data may be set in advance in the memory, and these data may be periodically read out and provided in a time-sharing manner.
上記したようにこの発明によれば、簡単な構成によって
、波形歪の少ないサイン波出力を得るサイン波発生回路
を提供できる。また、従来の如く、抵抗のばらつきを考
慮する必要もない。As described above, according to the present invention, it is possible to provide a sine wave generation circuit that obtains a sine wave output with less waveform distortion using a simple configuration. Further, there is no need to take into account variations in resistance as in the conventional case.
さらにまた、分割数及び・ぐルス列の周波数の選定によ
って、容易に波形精度を向上することができ、使用目的
、要求される精度に応じて適合できる。Furthermore, the waveform accuracy can be easily improved by selecting the number of divisions and the frequency of the wave train, and can be adapted to suit the purpose of use and required accuracy.
第１図は従来のサイン波発生回路を示す回路図、第２図
は第１図の回路の各部動作信号波形図、第３図はこの発
明の一実施例を示す回路図、第４図は第３図の回路の動
作を説明するのに示した信号波形図、第５図は、竿３図
の回路の各部信月波形図、第６図も第３図の回路の即１
作を説明するのに示した信号波形図である。
２２・・・プログラマブル分周器、２３・・・フィルタ
、２６・・・カウンタ、２７１〜２７Ｎ・・・マルチプ
レクサ。FIG. 1 is a circuit diagram showing a conventional sine wave generation circuit, FIG. 2 is a waveform diagram of operation signals of each part of the circuit in FIG. 1, FIG. 3 is a circuit diagram showing an embodiment of the present invention, and FIG. Figure 5 is a signal waveform diagram shown to explain the operation of the circuit in Figure 3. Figure 5 is a signal waveform diagram for each part of the circuit in Figure 3. Figure 6 is also a signal waveform diagram for each part of the circuit in Figure 3.
FIG. 4 is a signal waveform diagram shown to explain the operation. 22... Programmable frequency divider, 23... Filter, 26... Counter, 271-27N... Multiplexer.
Claims (1)
のプログラマブル分周器の分局比を設定するための４数
のデータを発生し、これらの複数のデータを周期的に繰
り返えして時分割して前記プログラマブル分周器に力え
る手段と、前記プログラマブル分周器の出力端に接続さ
れたフィルタとを具備したことを特徴とするサイン波発
生回路。A programmable frequency divider to which the /4' pulse train is input and four numbers of data for setting the division ratio of this programmable frequency divider are generated, and these multiple data are periodically repeated. 1. A sine wave generating circuit comprising: means for time-dividing the signal to the programmable frequency divider; and a filter connected to an output terminal of the programmable frequency divider.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756384A JPS60162303A (en) | 1984-02-02 | 1984-02-02 | Sine wave generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756384A JPS60162303A (en) | 1984-02-02 | 1984-02-02 | Sine wave generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60162303A true JPS60162303A (en) | 1985-08-24 |
Family
ID=11947376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1756384A Pending JPS60162303A (en) | 1984-02-02 | 1984-02-02 | Sine wave generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60162303A (en) |
-
1984
- 1984-02-02 JP JP1756384A patent/JPS60162303A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1479535A (en) | Current-source arrangement | |
| JPS60162303A (en) | Sine wave generating circuit | |
| GB1477967A (en) | Digital electrocardiogram waveform generator | |
| JPH0150861B2 (en) | ||
| JPS6030135B2 (en) | A/D/D/A converter of PCM transmission equipment | |
| JPH04212516A (en) | Signal generation circuit | |
| SU960838A1 (en) | Function converter | |
| JPS6029245Y2 (en) | pulse generator | |
| SU1403377A1 (en) | Variable signal generator | |
| SU622070A1 (en) | Digital function generator | |
| SU780169A1 (en) | Clock pulse generator with programmed control of pulse repetition frequency | |
| JPS602630B2 (en) | Casa display device | |
| SU1124294A1 (en) | Random process generator | |
| JPH01241224A (en) | Digital/analog converter | |
| SU888293A1 (en) | Selective device for control of thyristorized regulators | |
| SU765983A2 (en) | Infra-low frequency sinusoidal oscillation generator | |
| SU656205A2 (en) | Digital linearization device | |
| JPS59132219A (en) | Oscillating circuit | |
| SU648976A1 (en) | Discrete null-indicator | |
| SU1264242A1 (en) | Shift register | |
| SU1176369A1 (en) | System for training radiotelegraph operator | |
| SU1614095A2 (en) | Infralow frequency signal generator | |
| JPS599075B2 (en) | Priority selection circuit for electronic musical instruments | |
| SU834936A1 (en) | Repetition rate scaller with variable countdown | |
| JPS61199322A (en) | Switch circuit |