Claims (2)
30 распределител 1, к одному из входов которого подключен генератор импульсов 2, а к другому выход эле (Мента ИЛИ 3, при этом одна группа n выходов распределител 1 через блоки формировани управл ющих импульсов св зана с тиристорными регул торами 5, а друга группа соединена с входами запоминающего блока 6, Блок фазового управлени 7 и промежуточный распределитель .8 своими входами параллельно подключены к n выходным разр дам запоминающего блока 6, а их выходы св заны соответственно с двухвходовым элементом И 9 и трехвходовым элементом И 10, выходы которых подключены к входам элемента ИЛИ 3. Блок 7 также св зан одним входом с выходом распределител 1. Блок выбора режима 11 подключен к синхронизатору 12, одним из выходов которого также св зан с входом трехвходового элемента И 10, а его выход соединен с двоичным n-разр дным счетчиком 13, выходы которого подключены к распределителю 8 n информационных входов, и (п+1)-й вход . запоминающего блока подключены к выходному регистру управл ющей -вычислительной машины, а его (п+1)-й выход соединен с входом двухвходового элемента И 9 и входом инвертора 1, выход которого подсоединен к входу элемента И 10. Избирательное устройство управлени тиристорными регул торами работает следующим образом. Обновление записи n-разр дных ин формационных кодов по адресам каналов , поступающих на входы запоминаю щего блока 6 от управл ющей вычисли тельной машины, производитс с пери одом , кратным (2 -Т) , где Т - период напр жени сети, В (пн-1)- и разр д по каждому адресу записываютс свои коды режимов работы тиристорных рег л торов (фазовый или распределитель ный), обновление которых инициирует с во времени программой машины в зависимости от реализируемых програ зон испытываемого издели . Распределитель 1, тактируемый стабилизированным генератором импульсов 2, осуществл ет последовательную выбор ку кодов по адресам каналов, синхро низирует адрес кода ЗУ с номером канала управлени и тактирует блок фазового управлени 7 частотой 25,5 к Блоки фазового управлени 7 и распределитель 8 работают каждый в 34 своем режиме. Блок фазового управлени 7 вырабатывает выходной сигнал в случае совпадени по какомулибо адресу кодов ЗУ и кода, соот .ветствующего накопленному к этому моменту времени тактирующих импульсов . Распределитель о 8 в зависимости от установленного в блоке 11 режима реализует однополупериод-; ное либо двухпблупериодное распределенное управление. Двоичный празр дный счетчик 13 работает как делитель частоты синхроимпульсов, вырабатываемых синхронизатором 12 на базе промышленной частоты, и сигнал его каждого 1-го разр да стрббируетс сигналом (п+1) i-ro разр да блоков, причем за врем длительности одного синхроимпульса происходит последовательное стробироваНие текущего кода двоичного счетчика всеми кодами ЗУ. В результате этого формируетс по каждому каналу на временном интервале обновлени информации в блоке 6 выходной сигнал блока распределенного управлени . Выходные сигналы блоков фазового и распределенного управлени поступают на входы соответственно двухвходового 9 и трехвходового 10 элементов И. На элемент 10 подаютс также синхроимпульсы частотой 2f.Отпирание одного из этих элементов про-: изводитс сигналом кода режима работы , который,, если он соответствует значению логической 1, отпирает элемент 9 либо благодар инвертору 1 открывает элемент 10, если его значение равно логическому О, Синхронизаци выборки адреса кода блока 6 с номером канала управлени обеспечивает посылку одного из выходных си-налов элементов 3, 10 на свой блок формировани управл ющих импульсов k, воздействующий на тиристорный регул тор 5. Таким образом, оперативный переход с одного режима управлени тиоисторными регул торами на другой обеспечивает возможность проведени эксперимента так, чтобы получаемое общее температурное поле испытываемого издели было оптимальным с точки зрени точности воспроизведени температурных графиков в зонах исследовани . Кроме того, искажени формы кривой синусоиды питающего напр жени минимальны. Формула изобретени Избирательное устройство управлени тиристорными регул торами, содержащее выходной распределитель одним входом подключенный к генера ру импульсов, другим - к элементу ИЛИ,,одна группа выходов распределительного блока подключена к блокам формировани управл ющих импульсов , друга группа выходов соединена с входами запоминающего блока, блок фазового управлени и промежуточный распределитель,.входы которых подключены к выходам за поминающего блока, а выходы св заны соответственно с первым входом двухвходового элемента И и первым ВХОДОМтрехвходового элемента И,выходы которъ1х подключены к входам элемента ИЛИ, причем один вход бло ка фазового управлени соединен с выходом выходного распределител , блок выбора режима входамиподклю ченный к синхронизатору, один из 34 выходов которого подключен также к второму входу трехвходового элемента И, двоичный п-разр дный счетчик, отличающеес тем, что, с целью повышени точности управлени , Оно.снабжено иньертором, причем вход двоичного п-разр дного счетчика соединен с выходом блока выбора режима, его выходы соединены с входами промежуточного распределител , вход инвертора подключен к выходу П+1-ГО разр да запоминающего блока и к второму входу двухвходового элемента И, выход инвертора соединен с третьим входом трехвходового элемента И. Источники информации, прин тые во внимание при экспертизе 1.Марков Б. А.И Чичерин Н. И. Тиристорные судовые и усилительнопреобразовательные устройства. Судостроение , 1967, с. 151-157. 30 of the distributor 1, to one of the inputs of which a pulse generator 2 is connected, and to another the output element (ment OR 3, while one group of n outputs of the distributor 1 is connected to the thyristor controllers 5 through the formation of control pulses 5, and the other group is connected with the inputs of the storage unit 6, the Phase Control Unit 7 and the intermediate distributor .8 with their inputs are connected in parallel to the n output bits of the storage unit 6, and their outputs are connected respectively with the two-input element AND 9 and the three-input element AND 10, the outputs of which are connected to the inputs of the element OR 3. Block 7 is also connected by one input to the output of the distributor 1. Mode selection block 11 is connected to the synchronizer 12, one of the outputs of which is also connected to the input of the three-input element 10 and its output is connected with the binary n-bit counter 13, the outputs of which are connected to the distributor 8 n information inputs, and the (n + 1) -th input of the storage unit are connected to the output register of the control-calculating machine, and its (n + 1) -th the output is connected to the input of the two-input element AND 9 and the input inv Rotor 1, the output of which is connected to the input of the element And 10. The selective control device of the thyristor regulators works as follows. The update of the record of n-bit information codes at the addresses of the channels arriving at the inputs of the storage unit 6 from the controlling computing machine is made with a period multiple of (2 -T), where T is the period of the network voltage, V (mon -1) - and the bit at each address records its own codes of operation modes of the thyristor controllers (phase or distribution), the update of which initiates with the program time of the machine, depending on the programmed areas of the tested product. Distributor 1, clocked by a stabilized pulse generator 2, performs a sequential selection of codes by channel addresses, synchronizes the address of the memory code with the control channel number and clocks the phase control unit 7 with a frequency of 25.5 to the phase control units 7 and the distributor 8 each operate in 34 your mode. The phase control unit 7 generates an output signal in case of coincidence at any address of the memory codes and the code corresponding to the clock pulses accumulated at that time. The distributor about 8, depending on the mode set in block 11, implements a half-period; either dual or periodic distributed control. The binary bit counter 13 operates as a frequency divider of clock pulses produced by industrial frequency synchronizer 12, and the signal of its every 1 st bit is punched by the (n + 1) signal of the i-ro block blocks, and during the duration of a single sync pulse a consecutive gating the current binary counter code with all memory codes. As a result, the output signal of the distributed control unit is formed for each channel in the time interval for updating information in block 6. The output signals of the phase and distributed control units are fed to the inputs of the two-input 9 and three-input 10 I elements, respectively. Synchronization pulses with a frequency of 2f are also supplied to the element 10. The output of one of these elements of the pro: is produced by a code of the operating mode code, which, if it corresponds to the logical value 1, either opens element 9 or, due to inverter 1, opens element 10 if its value is logical O, Synchronizing the sample of the block 6 code address with the control channel number ensures that one of the output signals of the elements 3, 10 to their block of the formation of control pulses k, acting on the thyristor controller 5. Thus, the operational transition from one control mode to the thioistor regulators to another provides the possibility of conducting an experiment so that the resulting total temperature field of the test the product was optimal in terms of the accuracy of reproduction of temperature graphs in the study areas. In addition, the distortion of the shape of the sinusoid curve of the supply voltage is minimal. The claims of the thyristor regulator control device containing the output distributor with one input connected to the pulse generator, the other to the OR element, one group of outputs of the distribution block connected to the control pulse shaping units, the other group of outputs connected to the inputs of the memory block, block phase control and intermediate distributor, the inputs of which are connected to the outputs beyond the reference unit, and the outputs are respectively connected with the first input of the two-input The AND input and the first INPUT of the three input input AND, the outputs of which are connected to the inputs of the OR element, with one input of the phase control unit connected to the output of the output distributor, the mode selector of the inputs connected to the synchronizer, one of the 34 outputs of which is also connected to the second input of the three input input AND A binary n-bit counter, characterized in that, in order to improve the control accuracy, it is equipped with a inertor, and the input of the binary n-bit counter is connected to the output of the mode selector; Odes are connected to the intermediate distributor inputs, the inverter input is connected to the P + 1-TH output of the storage unit and to the second input of the two-input element I, the output of the inverter is connected to the third input of the three-input element I. Sources of information taken into account during the examination 1. Markov B.A.I. Chicherin N.I. Thyristor Ship and Amplifier Conversion Devices. Shipbuilding, 1967, p. 151-157.
2.Авторское свидетельство за вке № 2797 01/24-07, кл. Н 02 М 1/08, 1979. :2. Certificate of authorization No. 2797 01 / 24-07, cl. H 02 M 1/08, 1979.: