JPS60160460A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS60160460A JPS60160460A JP1564784A JP1564784A JPS60160460A JP S60160460 A JPS60160460 A JP S60160460A JP 1564784 A JP1564784 A JP 1564784A JP 1564784 A JP1564784 A JP 1564784A JP S60160460 A JPS60160460 A JP S60160460A
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- JP
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- output device
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＤＭＡ （Ｄｉｒｓｃ’ｔＭｅｍｏｒｙ Ａｃ
ｃｅｓａ）制御手段を備えた処理システムにおけるＤＭ
Ａ制御方式に関する。
ｃｅｓａ）制御手段を備えた処理システムにおけるＤＭ
Ａ制御方式に関する。
（ｂ） 従来技術と問題点
処理装置、入出力装置及びメモリがバスで結ばれ、ＤＭ
Ａ方式によりメモリにアクセスする処理システムにおい
て、複数の入出力装置は時分割でアクセスしうる方法が
用いられている・例えば入出力装置が７台の場合、処理
装置のマシンサイクル時間（１）を７分割したチャネル
（ＣＨ＋ −ＣＨ７）を設け、これを各入出力装置に割
当てる。このように従来方式では、入出力装置毎にチャ
ネルを割当てる方法を採用している◎さらに入出力装置
の増設を必要とした場合、チャネル数を増せはよいが、
マシンサイクル間σ）は有限のため、チャネルのｊｌ加
は物理的に制約を受けることになり、入出力装置の増設
が阻まれる欠点があつた◎ （ｃ） 発明の目的 本発明は上記の欠点を解決するためになされたもので、
入出力装置の増設を容易とするＤＭＡ制御方式の提供を
目的とする〇 （ｄ） 発明の構成 本発明は、入出力装置と、メモリと、処理装置とが共通
バスで結ばれ、入出力装置及び処理装置がメモリに直接
アクセスする手段を有するシステムＶｃオいて、前記処
理装置のマンンサイル時間ＴをＮ分割したＴ／Ｎなる時
間が割当てられたＮ個のチャネルと、該チャネル別に割
付けられた入出力装置群と、該入出力装置群をチャネル
別に管理するフラグ情報を設定する管理テーブルと、該
管理テーブルのフラグ情報を更新する手段と、前記入出
力装置から発せられる信号を時間帯別に識別する手段と
を備え、前記処理装置は前記管理テーブルに設けられた
所要のチャネルに屑する所要の入出力装置群に前記フラ
グ情報を設定したのち、許容信号を送出し、該入出力装
置から前記メモリへのアクセス終了を報せる信号を受理
した際、前記管理テーブルに設定された情報を更新する
ことを特徴とするＤＭＡ制御方式である。以上のように
本発明は、１つのチャネルに複数の入出力装置を接続し
た場合でも、ＤＭＡ制御を行いうるように図ったもので
ある。
Ａ方式によりメモリにアクセスする処理システムにおい
て、複数の入出力装置は時分割でアクセスしうる方法が
用いられている・例えば入出力装置が７台の場合、処理
装置のマシンサイクル時間（１）を７分割したチャネル
（ＣＨ＋ −ＣＨ７）を設け、これを各入出力装置に割
当てる。このように従来方式では、入出力装置毎にチャ
ネルを割当てる方法を採用している◎さらに入出力装置
の増設を必要とした場合、チャネル数を増せはよいが、
マシンサイクル間σ）は有限のため、チャネルのｊｌ加
は物理的に制約を受けることになり、入出力装置の増設
が阻まれる欠点があつた◎ （ｃ） 発明の目的 本発明は上記の欠点を解決するためになされたもので、
入出力装置の増設を容易とするＤＭＡ制御方式の提供を
目的とする〇 （ｄ） 発明の構成 本発明は、入出力装置と、メモリと、処理装置とが共通
バスで結ばれ、入出力装置及び処理装置がメモリに直接
アクセスする手段を有するシステムＶｃオいて、前記処
理装置のマンンサイル時間ＴをＮ分割したＴ／Ｎなる時
間が割当てられたＮ個のチャネルと、該チャネル別に割
付けられた入出力装置群と、該入出力装置群をチャネル
別に管理するフラグ情報を設定する管理テーブルと、該
管理テーブルのフラグ情報を更新する手段と、前記入出
力装置から発せられる信号を時間帯別に識別する手段と
を備え、前記処理装置は前記管理テーブルに設けられた
所要のチャネルに屑する所要の入出力装置群に前記フラ
グ情報を設定したのち、許容信号を送出し、該入出力装
置から前記メモリへのアクセス終了を報せる信号を受理
した際、前記管理テーブルに設定された情報を更新する
ことを特徴とするＤＭＡ制御方式である。以上のように
本発明は、１つのチャネルに複数の入出力装置を接続し
た場合でも、ＤＭＡ制御を行いうるように図ったもので
ある。
（ｅ） 発明の実施例
以下１本発明を図面によって説明するａ第１図は本発明
の一実施例を説明するブロック図、第２図は本発明の一
実施例を説明するタイムチャートである。第１図におけ
るプロセサ１のマシンサイクルの時間は、第２図（ａ）
に示す如くＴ秒である。
の一実施例を説明するブロック図、第２図は本発明の一
実施例を説明するタイムチャートである。第１図におけ
るプロセサ１のマシンサイクルの時間は、第２図（ａ）
に示す如くＴ秒である。
このＴ秒を７分割して、ＡがらＧｔでの７チヤネルを設
けると、７個の人出刃装置の接続が可能である。このよ
うに従来方式では１入出力装置毎にチャネルが割当てら
れる方式であったＱ本発明は第１図に示す如く、チャネ
ルＡに３個の入出力装置Ｉ、、Ｉ、及びＩｎｋ、チャネ
ルＢには入出力装置工、及び工、をというように、各チ
ャネルに複数個の入出力装置を割当てることにより、チ
ャネル数より犬なる数の入出力装置の接続を可能とした
ものであるｏ ｆ８１図における処理部５は、第２図（
ａ）に示す如く時間Ｔなるマシンサイクルで作動するが
、実施例ではこの時間Ｔ（時刻ｔ８〜Ｌｍ）を７分割し
、時刻ｔ、〜ｔ、をＡチャネル、時刻ｔ、〜ｔ。
けると、７個の人出刃装置の接続が可能である。このよ
うに従来方式では１入出力装置毎にチャネルが割当てら
れる方式であったＱ本発明は第１図に示す如く、チャネ
ルＡに３個の入出力装置Ｉ、、Ｉ、及びＩｎｋ、チャネ
ルＢには入出力装置工、及び工、をというように、各チ
ャネルに複数個の入出力装置を割当てることにより、チ
ャネル数より犬なる数の入出力装置の接続を可能とした
ものであるｏ ｆ８１図における処理部５は、第２図（
ａ）に示す如く時間Ｔなるマシンサイクルで作動するが
、実施例ではこの時間Ｔ（時刻ｔ８〜Ｌｍ）を７分割し
、時刻ｔ、〜ｔ、をＡチャネル、時刻ｔ、〜ｔ。
をＢチャネルというように７つのチャネルＡ−Ｇに割当
てる。従って処理部５は、入出力装置工。
てる。従って処理部５は、入出力装置工。
〜工、からの信号１＝、この時間別によって識別する◎
例えば時刻ｔ、〜ｔ、の間に入出力装置から発せられた
信号はＡチャネルに烏する入出力装置のものと識別する
。
例えば時刻ｔ、〜ｔ、の間に入出力装置から発せられた
信号はＡチャネルに烏する入出力装置のものと識別する
。
第１図において、プロセサ１の処理部５は、管理テーブ
ル４のａＦＩに情報ｒＬＪをセットしたのち、イネーブ
ル信号Ｉｔ入出力ｇ＝ Ｋ Ｉ ＋へ送出する◎これを
受けたＤＭＡ制御部Ｄ１は、入出力装置■１によるメモ
リ６に対するデータの書込／読出を行う口このアクセス
の終了後ＤＭＡ制御部り。
ル４のａＦＩに情報ｒＬＪをセットしたのち、イネーブ
ル信号Ｉｔ入出力ｇ＝ Ｋ Ｉ ＋へ送出する◎これを
受けたＤＭＡ制御部Ｄ１は、入出力装置■１によるメモ
リ６に対するデータの書込／読出を行う口このアクセス
の終了後ＤＭＡ制御部り。
は、終了信号Ｇｔ＝プロセサ１へ送出する０この終了信
号がマシンサイクルの時刻ｔ、〜ｔ！の間に受信された
とき、プロセサ１の処理部５は１時間管理部２を参照す
ることにより、該終了信号Ｇが入出力装置工、から発せ
られたものと識別する。そして処理部５は、管理テーブ
ル４の欄Ｆ、の情報「１」を「０」に変更すると共に、
欄Ｆ、に情報「１」を設定する◎然るのち処理部５は、
再びイネーブル信号Ｅｔ−１入出力装置Ｉ、へ送出する
。これに伴い次の入出力装置工、のメモリ６に対するア
クセスが可能となる。このように同一チャネル（例えば
Ａ）に割当てられた入出力装置（例えばＩ、、Ｉ。
号がマシンサイクルの時刻ｔ、〜ｔ！の間に受信された
とき、プロセサ１の処理部５は１時間管理部２を参照す
ることにより、該終了信号Ｇが入出力装置工、から発せ
られたものと識別する。そして処理部５は、管理テーブ
ル４の欄Ｆ、の情報「１」を「０」に変更すると共に、
欄Ｆ、に情報「１」を設定する◎然るのち処理部５は、
再びイネーブル信号Ｅｔ−１入出力装置Ｉ、へ送出する
。これに伴い次の入出力装置工、のメモリ６に対するア
クセスが可能となる。このように同一チャネル（例えば
Ａ）に割当てられた入出力装置（例えばＩ、、Ｉ。
及びＩｍ）が遂時的な動作を行うような場合には。
上記の制御動作の繰返しにより、１つのチャネルを用い
て、複数の入出力装置のＤＭＡ制御が可能となる。
て、複数の入出力装置のＤＭＡ制御が可能となる。
（ｆ） 発明の効果
以上のように本発明は、処理システムにおいて。
チャネル数以上の数の入出力装置によるメモリへのアク
セスを可能とする利点を有する。
セスを可能とする利点を有する。
第１図は本発明の一実施例を説明するブロック図％第２
図は本発明の一実施例を説明するタイムチャートであり
１図中に用いた符号は次の通りである。 １はプロセサ、２は時間管理部、３はバス、４は管理テ
ーブル、５は処理部、６はメモリ、Ａ。 Ｂ、Ｇはチャネル、Ｄ＋、 Ｄｔ、Ｄａ、Ｄ４．Ｄａは
ＤＭＡ制御部、Ｅはイネーブル信号、Ｆ Ｉｎ Ｆｌ、
ｋ ａｈ Ｆ４＋Ｆ、Ｆｉ＠、ＧＨ終了信号、Ｉｔ、
Ｉｔ、Ｉｌ、Ｉ４．Ｉｔは入出力装置、Ｔは時間、Ｌｌ
＋ Ｌ！＋ Ｌ３は時刻を示すＯ τ ■ 第 Ｊ、ノ２
図は本発明の一実施例を説明するタイムチャートであり
１図中に用いた符号は次の通りである。 １はプロセサ、２は時間管理部、３はバス、４は管理テ
ーブル、５は処理部、６はメモリ、Ａ。 Ｂ、Ｇはチャネル、Ｄ＋、 Ｄｔ、Ｄａ、Ｄ４．Ｄａは
ＤＭＡ制御部、Ｅはイネーブル信号、Ｆ Ｉｎ Ｆｌ、
ｋ ａｈ Ｆ４＋Ｆ、Ｆｉ＠、ＧＨ終了信号、Ｉｔ、
Ｉｔ、Ｉｌ、Ｉ４．Ｉｔは入出力装置、Ｔは時間、Ｌｌ
＋ Ｌ！＋ Ｌ３は時刻を示すＯ τ ■ 第 Ｊ、ノ２
Claims (1)
- 【特許請求の範囲】 入出力装置と、メモリと、処理装置とが共通バスで結ば
れ、入出力装置及び処理装置がメモリに直接アクセスす
る手段を有するシステムにおいて、前記処理装置のマシ
ンサイル時間を複数分割した単位時間が割当てられた複
数個のチャネルと、該チャネル別に割付けられた入出力
装置群と、該入出力装置群をチャネル別に管理するフラ
グ情報を設定する管理テーブルと、該管理テーブルのフ
ラグ情報を更新する手段と、前記入出力装置から発せら
れる信号を時間帯別に識別する手段とを備え、前記処理
装置は前記管理テーブルに設けられた所要のチャネルに
属する所要の入出力装置群に前記フラグ情報を設定した
のち、許容信号を送出して入出力装置によるＤＭＡを行
わされるとともに。 該入出力装置から前記メモリへのアクセス終了を報せる
信号を受理した際、前記管理テーブルに設定された情報
を更新することを特徴とするＤＭＡ制御方弐〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1564784A JPS60160460A (ja) | 1984-01-31 | 1984-01-31 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1564784A JPS60160460A (ja) | 1984-01-31 | 1984-01-31 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160460A true JPS60160460A (ja) | 1985-08-22 |
Family
ID=11894505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1564784A Pending JPS60160460A (ja) | 1984-01-31 | 1984-01-31 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160460A (ja) |
-
1984
- 1984-01-31 JP JP1564784A patent/JPS60160460A/ja active Pending
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