SU805312A1 - Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли - Google Patents
Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли Download PDFInfo
- Publication number
- SU805312A1 SU805312A1 SU782700938A SU2700938A SU805312A1 SU 805312 A1 SU805312 A1 SU 805312A1 SU 782700938 A SU782700938 A SU 782700938A SU 2700938 A SU2700938 A SU 2700938A SU 805312 A1 SU805312 A1 SU 805312A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- control
- register
- counter
- outputs
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
1
Изобретение относитс к цифровой вычислительной технике и.может быть использовано в вычислительных системах , содержащих несколько активных источников информации, подключенных к общей информационно-адресной магистрали .
Устройство приоритетного подключени процессоров к об14ей магистрали предназначено дл анализа сигнаиюв запросов активных устройств fta подключение к общей магистрали и выдачи сигнала разрешени одному из этих устройств, т.е. дл устранени конфликтных ситуаций, возникающих при одновременном обращении нескольких устройств к общей магистрали.
Известно интерфейсное устройство с группировкой большого числа запросов , содержащее интерфейсный блок, включающий в себ триггерные cxeN&i и соединенный с блоком определени приоритетов М .
Недостатком устройства вл етс отсутствие средств перераспределени приоритетов (преимущественной обработки ) запросов от различных источников .
Наиболее близким по технической сущности к предлагаемому вл етс
устройство управлени магистралью, содержащее блок маскировани и блок формировани разрешений. Блок маскировани содержит два последовательно соединенных регистра - входной и выходной . Блок формировани разрешений содержит регистр запросов, две группы элементов И - входную и выходную, два элемента задержки, элемент ИЛИ, элемент И и приоритетный блок, выполн ющий стандартную функцию выделени левой едимища 2 .
Однако известное устройство имеет ограниченные функциональные возможности и невысокое быстродействие.
Цель изобретени - повышение быстродействи .
Эта цель достигаетс тем, что в устройстве приоритетного подключени процессоров к общей магистрали, содержащем блок формировани разрешений и блок маскировани , содержащий выходной регистр, выход которого вл етс выходом блока, первый вход . блока формировани разрешений вл етс входом запросов устройства, второй вход блока формировани разрешений соединен с выходом блока маскировани , выход блока формировани разрешений вл етс выходом устройства.
первый управл ющий вход записи информации устройства соединен с первым управл ющим входом блока мае;, ировани , в блок маскировани введены регистр управлени , счетчик, два блока элементов И-НЕ и блок управлени , причем вход данных устройств соединен с входом данных блока управлени и с информационным входом регистра управлени , управл ющий вход которого соединен со вторым управл ющим входом записи информации устройства и со вторым управл ющим входом блока управлени , группа информационных выходов которого соединена с группой информационных входрв счетчика, вход синхронизации которого вл етс входом синхронизации устройства, счетный вход счетчика соединен с выходом логической единицы блока управлени , группа информационных входов которого соединена с соответствующими пр мыми разр дными выходами счетчика, первые и вторые управл ющие входы первого и второго блоков элементов И-НЕ соединены соответственно с первым и вторым выходами .выбора регистра управлени , первый и второй выходы выключени которото соединены соответственно с третьими yпpaвJ ющими входами первого и второго блоков элементов И, группы информационных входов которых соединены соответстьенно с первой и второй группами разр дных выходов счетчика, перва группа информационных входов выходного регистра соединена с соответствующими старшими разр дными выходами счетчика, выходы первого и второго блоков элементов И-НЕ соединены с соответствующими информационными входами второй группы выходного регистра,.
. Кроме того, блок управлени содержит два регистра и схему сравнени , причем информационные входы первого и второго регистров соединены с входом данных блока, группа разр дных выходов первого регистра соединена с первой группой входов схемы сравнени , втора группа входов которой соединена с группой информационных входов блока, выход логической единицы которого соединен с выходом схемы сравнени , группа разр дных выходов второго регистра соединена с группой информационных выходов блока, управл ющие входы первого и второго регистров соединены со вторым управл ющим входом записи информации блока.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 - временные диаграммы работы устро;:ства; на фиг. 3 - зависимости приоритетов различных каналов от управл ющих параметров .
Устройство содержит блок 1 маскировани и блок 2 формировани разрешений , группу выходов 3 блока 2, пер1чую и вторую группы 4 и 5 входов блока 2
выходной регистр б, группу / входов данных блока 1 маскировани , счетчик 8, регистр 9 управлени , блок 10 управлени , первый управл ющий вход 11 записи информации, вход 12 синхронизации , второй управл ющий вход 13 записи информации, первый и второй регистры 14 и 15, схема 16 сравнени , два блока 17 и 18 элементов И-НЕ, резисторы 19 и 20, разр дные выходы 21-24 регистра управлени .
Режим работы счетчика - прием информации или прибавление 1 младшего разр да - задаетс сигналом на счетном входе; синхронизаци счетчика в обоих режимах осуществл етс тактовыми импульсами, подаваем лми на вход 12. Синхронизаци счетчика 8 может осуществл тьс с помощью синхроимпульсов , подаваемых на вход 12 устройства; частота следовани синхроимпульсов f выбираетс более низкой , чем тактова частота работы процессора f. Старшие два разр да счетчика .передаютс на входы регистра б без преобразовани , а два других формируютс блоками элементов И-НЕ. Выбор одного из входов блока элементов И-НЕ определ етс кодом с соответствующих выходов 23 и 24. регистра управлени ; выключение этих блоков, т.е. перевод в состо ние с высоким выходным сопротивлением, производитс подачей высоких уровней (логических на выходах 21 и 22, при этом за счет сравнительно низкоомных резисторов 19 и 20 на выходах блоков 17 и 18 поддерживаютс низкие потенциалы (логические О). Регистры 9, 14 и 15 имеют общее управление записью (вход 11) и соединены по входа у1 с трем различными тетрадами 12-разр дной магистрали 7 данных. Схема сравнени вырабатывает на выходе сигнал логической 1 при совпадении кода в регистре 14 с кодом в счетчике 8. Прием информации в регистр б может производитьс так же как и в известном устройстве;по заднему фронту сигнала подтверждени запроса, подаваемого на вход 13.
Устройство управлени магистралью выполн ет функции автоматического разделени времени между активными устройствами, например между процессорами . После загрузки управл ющей информации по входам 7 устройство настраиваетс на выполнение одного из заранее известных режимов разделени времени.
Claims (2)
- В исходном состо нии устройство управлени магистралью полностью размаскировано , т.е. регистр 6 погащен, на выходах блоков 17 и 18 сформированы логические О . Это, однако, не означает, что запросы по любому входу группы 4 обслуживаютс . При достаточно интенсивных потоках запросов(именно этот нетривиальный случай представл ет интерес в рамках данного изобретени ), даже при полном размаскировании устройства, магистралью в основном, пользуютс поочередно только два процессора - старший и ел дующий за ним по приоритету. Исходное состо ние устройства сохран етс вплоть до момента записи управл кмцего кода по входам 7 в блок 10 управлени и регистр 9 управлени Сигнал записи поступает при этом на вход 11. В регистрах 14 и 15 задаютс нижн и верхн границы счета. При достижении счетчиком 8 код-а, рав ного записанному в регистре 14, схема 16 сравнени формирует сигнал логической 1 на выходе, переключа счетчик 8 из режима счета в режим ожидани приема информации. Прием информации с выходов регистра IS про изводитс в ближайшем такте при по в лении положительного фронта сигнала на входе 12. Если коды в регистрах 14 и 15 не совпадают, то после завер шени приема информации в счетчик 8 схема сравнени 16 формирует сигнал несовпадени , т.е. логический О на выходе, переключа счетчик 8 из-режима ожидани приема информации в ре жим ожидани счета. Прибавление 1 младшего разр да производитс по положительным фронтам синхроимпульсов, поступающих на вход 12, вплоть до мо мента совпадени кода в счетчике 8 с кодом в регистре 14 и т.д. Двоичны числа А и В, записанные в регистрах 14 и 15, могут находитьс в произвол ных соотношени х: , Л В, А В. Первое соотношение соответствует статической маске, т.е. использованию счетчика 8 в качестве обычного регистра.. Второе и третье соотношени отличаютс лишь тем, что при А В периодически переполн етс и затем сбрасываетс в нуль. Общее чисЛо способов задани режимов работы счетчика 8 определ етс числом комбинаций чисел в регистрах 14- и 15 и равно 16 «. 16 256. Дополнительное увеличение этого числа достигаетс в данном устройстве управл емой с регистра 9 селекцией выходов счетчика 8 блоками 17 и 18. В таблице 1 перечислены 12 режимов работы (функций передачи) блоков 17 и 18 из 16 возможных; оставшиес 4 режима одиHaK:t ebi , так как они характеризуютс посто нными нул ми на выходах блоков 17 и 18 и, следовательно, попеременной работой двух старших по приоритету процессоров. Символами С, С. С и Са обозначены значени сигналов на выходах счетчика 8, причем сигналу CQ соответствует старший разр д счетчика и т.д. Код в регистре 9 .обозначен через d , d , d, d-j, причем разр ду dg соответствует выход 21, разр ду d - выход 22 и т.д. После прохождени через блоки 17 и 18 преобразованный код по входам передаетс на регистр 6 и по синхроимпульсам , подаваемым на вход 13 с высокой частотой, определ емой пропускной способностью магистрали, записываетс в этот регистр. Таким образом , под управлением блока 10 управлени и регистра 9 счетчик 8 и блоки 17 и 18 формируют с частотой f последовательность кодов масок, котора обеспечивает заданное распределение времени по каналам. На фиг. 1 приведены временные диаграммы работы устройства. Кажда диаграмма соответствует одному из 12 режимов, перечисленных в таблице. На фиг. 3 представлены зависимости от В при Д 0010 и четырех значени х А из шестнадцати возможных. где N - число отрезков по каждому каналу, лежащих в заданных границах; N., - общее число единичных ,от-резков в этих же границах. Из этих зависимостей видно, что спектр задани соотношенип между Т и диапазон регулировани по каждому достаточно широк даже в пределах 64 приведенных на фиг. 3 режимов. Применение устройства управлени магистралью позвол ет проектировать вычислительные системы с расширенными функциональными возможност ми, величина выигрыша по быстродействию зависит от. архитектурных особенностей системы и может достигать 20-30%. Формула изобретени 1. Устройство приоритетного подлючени процессоров к общей магистали , содержащее блок формировани азрешений и блок маскир(, содержащий , выходной регистр, выход кот рого вл етс выходом блока, первый вход блока формировани разрешений вл етс входом запросов устройства, второй вход блока формировани разрешений соединен с выходом блока мас кировани , выход блока формировани разрешений вл етс выходом устройства , первый управл ющий вход записи информации устройства соединен с пер вым управл ющим входом блока маскировани , отличающеес тем, что, с целью повышени быстродействи , в блок маскировани введены регистр управлени , счетчик, два блока элементов И-Ц,Е и блок управлени , причем вход данных устройств соединен с входом данных блока управ лени и с информационным входом регистра управлени , управл ющий вход которого соединен со вторым управл ю щим входом записи информации устройства и со вторым управл ющим входом блока управлени , группа информационных выходов которого соединена с группой информационных входов счетчика , вход синхронизации которого в л етс входом синхронизации устройства , счетный вход счетчика соединен с выходом логической единицы блока управлени , группа информационных входов которого соединена ,с собтветствующими пр мыми разр дньоми выходаМи счетчика, первые и вторые управл ющие входы первого и второго блоков элементов И-НЕ соединены соответственно с первым и вторым выходами .выбора регистра управлени , первый и второй выходы выключени которого соединены соответственно с третьими управл ющими входами первого и второго блоков элементов И, группы информационных входов которых соединены соответственно с первой и второй группами разр дных выходов счетчика, перва группа информционных входов выходного регистра соединена с соответствующими старшими раз р дными выходами счетчика, выходы первого и второго блоков элементов И-НЕ соединены с соответствующими информационными входами второй группы выходного регистра. 2. Устройство по п. 1, отличающеес тем, что блок управлени содержит два регистра и схему сравнени , причем информационные . входы первого и второго регистров соединены с входом данных .блока, группа разр дных выходов первого регистра соединена с первой группой входов схемы сравнени , втора груп .па входов которой соединена с группой информационных входов .блока, выход логической единицы которого соединен с выходом схемы сравнени , группа разр дных выходов .второго регистра соединена с группой информационных выходовблока, управл ющие входы первого и второго регистров соединены со вторьм управл ющим -входом записи информации блока. Источники информации, прин тые во внимание при экспертизе 1.Патент Великобритании № 1449391, кл. 6 4 А, 1974.
- 2.Авторское свидетельство СССР по за вке 2558692/18-24, кл. G 06 F 9/18, 1977 -(прототип).Л - 0000 IД -0001 { Д 0010 {А- ООПл 1000л - 0100л -1001 Iф|Ж 5 б|7| |3|7 Г/|/ |/3|;ф5 (игД-3/Ig«H-rtS.;/Уз j }V8 ro r27V°А /2п 14 О г б 8 W11(Риг.5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782700938A SU805312A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782700938A SU805312A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли |
Publications (1)
Publication Number | Publication Date |
---|---|
SU805312A1 true SU805312A1 (ru) | 1981-02-15 |
Family
ID=20800312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782700938A SU805312A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU805312A1 (ru) |
-
1978
- 1978-12-25 SU SU782700938A patent/SU805312A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4470112A (en) | Circuitry for allocating access to a demand-shared bus | |
SU805312A1 (ru) | Устройство приоритетного подключени пРОцЕССОРОВ K ОбщЕй МАгиСТРАли | |
SU1361552A1 (ru) | Многоканальное устройство приоритета | |
SU864288A1 (ru) | Устройство дл обслуживани запросов | |
SU1126958A1 (ru) | Устройство дл обслуживани запросов | |
SU1735862A1 (ru) | Многоканальное устройство дл подключени источников информации к общей магистрали | |
SU1180894A1 (ru) | Многоканальное устройство приоритета | |
RU2023293C1 (ru) | Многоканальное устройство для подключения абонентов к общей магистрали | |
SU1566350A1 (ru) | Устройство приоритета | |
SU1651287A1 (ru) | Многоканальное устройство дл подключени абонентов к общей магистрали | |
SU1148030A1 (ru) | Многоканальное устройство приоритета | |
SU744573A1 (ru) | Многоканальное устройство дл управлени очередностью обработки запросов | |
SU1238054A1 (ru) | Многоканальное устройство дл ввода аналоговых данных и буферна пам ть | |
SU1345193A1 (ru) | Многоканальное устройство дл подключени абонентов к общей магистрали | |
SU1290304A1 (ru) | Устройство дл умножени | |
SU911529A1 (ru) | Асинхронное приоритетное устройство | |
SU682899A1 (ru) | Устройство дл приоритетного обслуживани за вок | |
RU2023294C1 (ru) | Устройство для подключения абонентов к общей магистрали | |
SU805310A1 (ru) | Многоканальное устройство приоритета | |
SU877543A1 (ru) | Устройство с динамическим изменением приоритета | |
SU744987A1 (ru) | Распределитель импульсов | |
SU425177A1 (ru) | ||
SU1522207A1 (ru) | Многоканальное устройство дл подключени источников информации к общей магистрали | |
SU1061143A1 (ru) | Многоканальное устройство дл управлени очередностью запросов | |
SU1141411A1 (ru) | Устройство приоритетного выбора |