JP2669020B2 - データ転送装置 - Google Patents
データ転送装置Info
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- JP2669020B2 JP2669020B2 JP63318428A JP31842888A JP2669020B2 JP 2669020 B2 JP2669020 B2 JP 2669020B2 JP 63318428 A JP63318428 A JP 63318428A JP 31842888 A JP31842888 A JP 31842888A JP 2669020 B2 JP2669020 B2 JP 2669020B2
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- Japan
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- memory access
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムのデータ転送装置に関す
る。
る。
従来、この種のデータ転送装置は、メモリアクセスに
用いる複数のメモリアクセスフラグを有し、メモリアク
セスの各々が１本のチャネルに１コ固有に専用されてい
る。又、第２図Ａに示す如く、メモリアクセスに際して
１本のチャネルのメモリアクセスタイムスロットが１周
期専有されている。従って、メモリアクセスは一定の周
期で、特定のデータ長、例えば４マシンサイクル、すな
わち４チャネルに１マシンサイクルずつ８バイトのデー
タをメモリ装置と間で送受するように構成されていた。
また、メモリアクセス用バッファも、高々メモリアクセ
ス１回分、たとえば８バイト分用意されているにすぎな
い。
用いる複数のメモリアクセスフラグを有し、メモリアク
セスの各々が１本のチャネルに１コ固有に専用されてい
る。又、第２図Ａに示す如く、メモリアクセスに際して
１本のチャネルのメモリアクセスタイムスロットが１周
期専有されている。従って、メモリアクセスは一定の周
期で、特定のデータ長、例えば４マシンサイクル、すな
わち４チャネルに１マシンサイクルずつ８バイトのデー
タをメモリ装置と間で送受するように構成されていた。
また、メモリアクセス用バッファも、高々メモリアクセ
ス１回分、たとえば８バイト分用意されているにすぎな
い。
このようなデータ転送装置においては、１本のチャネ
ルのメモリアクセス性能の上限値は決まっており、一般
的にはメモリアクセス性能が高く入出力装置の転送速度
を下回ることはないと考えられてきた。
ルのメモリアクセス性能の上限値は決まっており、一般
的にはメモリアクセス性能が高く入出力装置の転送速度
を下回ることはないと考えられてきた。
しかしながら、半導体ディスク等の入出力装置の出現
と本体系装置と周辺系装置との世代が一致しないことな
どから、メモリアクセス性能を上まわる転送速度の入出
力装置を接続する必要が出て来ている。
と本体系装置と周辺系装置との世代が一致しないことな
どから、メモリアクセス性能を上まわる転送速度の入出
力装置を接続する必要が出て来ている。
このような場合、入出力装置のデータレコードの一ブ
ロックをバッファするローカルモリ装置等のアダプタを
介し入出力装置とデータ転送装置との間のスピードマッ
チングを行っている。しかしながら、これは金物量の増
大を招き、ローカルメモリ装置のアクセス時間分、I/O
時間の遅れを伴い、せっかくの高性能の入出力装置を効
率よく使用できないという欠点がある。
ロックをバッファするローカルモリ装置等のアダプタを
介し入出力装置とデータ転送装置との間のスピードマッ
チングを行っている。しかしながら、これは金物量の増
大を招き、ローカルメモリ装置のアクセス時間分、I/O
時間の遅れを伴い、せっかくの高性能の入出力装置を効
率よく使用できないという欠点がある。
本発明によれば、各々が入出力装置に接続され、チャ
ネル番号の割付けられた複数のチャネルと、各チャネル
単位にメモリ装置へのメモリアクセスを管理する複数の
メモリリクエストフラグと、前記メモリ装置へメモリア
クセスするために使用され、前記チャネル対応に設けら
れた複数のメモリアクセス用バッファとを有し、前記メ
モリ装置と前記入出力装置とのデータ転送を行うデータ
転送装置に於て、 前記メモリ装置と前記複数のメモリアクセス用バッフ
ァとの間のアクセス回数を計数するメモリ側バッファポ
インタと、 前記複数のチャネルと前記複数のメモリアクセス用バ
ッファとの間のアクセス回数を計数するチャネル側バッ
ファポインタと、 前記メモリ側バッファポインタの内容と前記チャネル
側バッファポインタの内容との差分を演算し、該差分を
表す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときに前記各
メモリリクエストフラグと前記チャネル番号との対応関
係を変化させる変更手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリリクエストフラグを複数割付け、メモリア
クセスを多重にすることを特徴とするデータ転送装置が
得られる。
ネル番号の割付けられた複数のチャネルと、各チャネル
単位にメモリ装置へのメモリアクセスを管理する複数の
メモリリクエストフラグと、前記メモリ装置へメモリア
クセスするために使用され、前記チャネル対応に設けら
れた複数のメモリアクセス用バッファとを有し、前記メ
モリ装置と前記入出力装置とのデータ転送を行うデータ
転送装置に於て、 前記メモリ装置と前記複数のメモリアクセス用バッフ
ァとの間のアクセス回数を計数するメモリ側バッファポ
インタと、 前記複数のチャネルと前記複数のメモリアクセス用バ
ッファとの間のアクセス回数を計数するチャネル側バッ
ファポインタと、 前記メモリ側バッファポインタの内容と前記チャネル
側バッファポインタの内容との差分を演算し、該差分を
表す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときに前記各
メモリリクエストフラグと前記チャネル番号との対応関
係を変化させる変更手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリリクエストフラグを複数割付け、メモリア
クセスを多重にすることを特徴とするデータ転送装置が
得られる。
また、本発明によれば、各々が入出力装置に接続さ
れ、チャネル番号の割付けられた複数のチャネルと、各
チャネル単位にメモリ装置へのメモリアクセスタイムス
ロットを管理する複数のメモリアクセススロットフリッ
プフロップと、前記メモリ装置へメモリアクセスするた
めに使用され、前記チャネル対応に設けられた複数のメ
モリアクセス用バッファとを有し、前記メモリ装置と前
記入出力装置とのデータ転送を行うデータ転送装置に於
て、 前記メモリ装置と前記複数のメモリアクセス用バッフ
ァとの間のアクセス回数を計数するメモリ側バッファポ
インタと、 前記複数のチャネルと前記複数のメモリアクセス用バ
ッファとの間のアクセス回数を計数するチャネル側バッ
ファポインタと、 前記メモリ側バッファポインタの内容と前記チャネル
側バッファポインタの内容との差分を演算し、該差分を
表す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときにメモリ
アクセスのタイミングを変化させる手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリアクセスに関する時間スロットを他のチャ
ネルの使用スロットを優先させるチャネルに割り当てる
ことを特徴とするデータ転送装置が得られる。
れ、チャネル番号の割付けられた複数のチャネルと、各
チャネル単位にメモリ装置へのメモリアクセスタイムス
ロットを管理する複数のメモリアクセススロットフリッ
プフロップと、前記メモリ装置へメモリアクセスするた
めに使用され、前記チャネル対応に設けられた複数のメ
モリアクセス用バッファとを有し、前記メモリ装置と前
記入出力装置とのデータ転送を行うデータ転送装置に於
て、 前記メモリ装置と前記複数のメモリアクセス用バッフ
ァとの間のアクセス回数を計数するメモリ側バッファポ
インタと、 前記複数のチャネルと前記複数のメモリアクセス用バ
ッファとの間のアクセス回数を計数するチャネル側バッ
ファポインタと、 前記メモリ側バッファポインタの内容と前記チャネル
側バッファポインタの内容との差分を演算し、該差分を
表す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときにメモリ
アクセスのタイミングを変化させる手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリアクセスに関する時間スロットを他のチャ
ネルの使用スロットを優先させるチャネルに割り当てる
ことを特徴とするデータ転送装置が得られる。
〔実施例〕 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図を参照すると、本発明の第１の実施例によるデ
ータ転送装置１は、第１乃至第ｎの入出力装置31〜3nに
それぞれ第１乃至第ｎの接続ライン501〜50nを介して接
続され、チャネル番号の割当てられた第１乃至第ｎのチ
ャネル111〜11nと、チャネル単位にメモリ装置２へのメ
モリアクセスを管理するための第１乃至第ｎのメモリリ
クエストフラグ（MRF）131〜13nと、メモリ装置２へメ
モリアクセスするために使用され、チャネル対応に設け
られた第１乃至第ｎのメモリアクセス用バッファ121〜1
2n（4W×8B）と、メモリ装置２と第１乃至第ｎのバッフ
ァ121〜12nとの間のアクセス回数を計数するメモリ側バ
ッファポインタ（PTM）16と、第１乃至第ｎのチャネル1
11〜11nと第１乃至第ｎのバッファ121〜12nとの間のア
クセス回数を計数するチャネル側バッファポインタ（PT
H）15と、メモリ側バッファポインタ16の内容とチャネ
ル側バッファポインタ15の内容との差分を演算し、この
差分を表す差信号を出力する演算回路（DELT）17と、差
信号が予め定められた値を越えたときに各メモリリクエ
ストフラグとチャネル番号との対応関係を変化させるメ
モリリクエスト制御回路14とを備えており、第１乃至第
ｎの入出力装置31〜3nとメモリ装置２との間でデータ転
送を行なう。
ータ転送装置１は、第１乃至第ｎの入出力装置31〜3nに
それぞれ第１乃至第ｎの接続ライン501〜50nを介して接
続され、チャネル番号の割当てられた第１乃至第ｎのチ
ャネル111〜11nと、チャネル単位にメモリ装置２へのメ
モリアクセスを管理するための第１乃至第ｎのメモリリ
クエストフラグ（MRF）131〜13nと、メモリ装置２へメ
モリアクセスするために使用され、チャネル対応に設け
られた第１乃至第ｎのメモリアクセス用バッファ121〜1
2n（4W×8B）と、メモリ装置２と第１乃至第ｎのバッフ
ァ121〜12nとの間のアクセス回数を計数するメモリ側バ
ッファポインタ（PTM）16と、第１乃至第ｎのチャネル1
11〜11nと第１乃至第ｎのバッファ121〜12nとの間のア
クセス回数を計数するチャネル側バッファポインタ（PT
H）15と、メモリ側バッファポインタ16の内容とチャネ
ル側バッファポインタ15の内容との差分を演算し、この
差分を表す差信号を出力する演算回路（DELT）17と、差
信号が予め定められた値を越えたときに各メモリリクエ
ストフラグとチャネル番号との対応関係を変化させるメ
モリリクエスト制御回路14とを備えており、第１乃至第
ｎの入出力装置31〜3nとメモリ装置２との間でデータ転
送を行なう。
第２の入出力装置32に入出力命令の起動がかかり、デ
ータの転送を行う場合について考える。この場合、まず
各ポインタPTM16,PTH15はリセットされ、DELT17の出力
は“0"である。
ータの転送を行う場合について考える。この場合、まず
各ポインタPTM16,PTH15はリセットされ、DELT17の出力
は“0"である。
ここで、第２のチャネル112からデータが第２のバッ
ファ122に８バイト転送されて来た時に、PTH15を＋１と
すると、入力動作であるのでDELT17の出力はPTH−PTMで
あるので“1"となる。制御回路14は、第２のメモリリク
エストフラグ132を点灯し、上記８バイトデータをメモ
リ装置２へ格納するメモリアクセスを開始する。このメ
モリリクエストの終了条件がメモリ装置２より返却され
ると、PTM16を＋１し、DELT17の出力はまた“0"に戻
る。
ファ122に８バイト転送されて来た時に、PTH15を＋１と
すると、入力動作であるのでDELT17の出力はPTH−PTMで
あるので“1"となる。制御回路14は、第２のメモリリク
エストフラグ132を点灯し、上記８バイトデータをメモ
リ装置２へ格納するメモリアクセスを開始する。このメ
モリリクエストの終了条件がメモリ装置２より返却され
ると、PTM16を＋１し、DELT17の出力はまた“0"に戻
る。
第２の入出力装置32から次のデータ８バイトが転送さ
れてPTH15を＋１し、PTH15が“2"になり、第２のメモリ
リクエストフラグ132＝“1"のメモリアクセス中に、も
う一度８バイトのデータがチャネルより第２のバッファ
122にとりこまれたとする。この場合、PTH＝3,PTM＝１
により、DELT＝２となる。制御回路14は、DELT＝２の出
力により、メモリアクセスより、第２の入出力装置32の
転送速度が早いことを知って、メモリリクエストフラグ
で使用されていないチャネル番号に対応するメモリリク
エストフラグ、例えば第１のメモリリクエストフラグ13
1を第２のチャネル112に割付け、メモリアクセスを開始
する。
れてPTH15を＋１し、PTH15が“2"になり、第２のメモリ
リクエストフラグ132＝“1"のメモリアクセス中に、も
う一度８バイトのデータがチャネルより第２のバッファ
122にとりこまれたとする。この場合、PTH＝3,PTM＝１
により、DELT＝２となる。制御回路14は、DELT＝２の出
力により、メモリアクセスより、第２の入出力装置32の
転送速度が早いことを知って、メモリリクエストフラグ
で使用されていないチャネル番号に対応するメモリリク
エストフラグ、例えば第１のメモリリクエストフラグ13
1を第２のチャネル112に割付け、メモリアクセスを開始
する。
このようにして、メモリアクセスが遅い場合、第２の
バッファ132に貯えられる分だけ、すなわち本実施例で
は４ワード分のバッファがあるので、PTHとPTMの差、す
なわちDELT＝４までメモリリクエストを多重に送出する
ことが出来る。
バッファ132に貯えられる分だけ、すなわち本実施例で
は４ワード分のバッファがあるので、PTHとPTMの差、す
なわちDELT＝４までメモリリクエストを多重に送出する
ことが出来る。
いずれメモリリクエスト終了条件が返却されると、DE
LTは順次減少し、入出力装置の転送速度によって、多様
なメモリアクセスが可能である。
LTは順次減少し、入出力装置の転送速度によって、多様
なメモリアクセスが可能である。
なお上記説明は入力動作であるが、出力動作において
は、DELTの出力をPTM−PTHとすることにより、まったく
同じように動作可能である。
は、DELTの出力をPTM−PTHとすることにより、まったく
同じように動作可能である。
本発明の第２の実施例は、メモリリクエスト制御回路
14の代わりに、差信号が予め定められた値を越えたとき
にメモリアクセスのタイミングを変化させるメモリリク
エストタイミング制御回路14を用い、第１乃至第ｎのメ
モリリクエストフラグ131〜13nの代わりに第１乃至第ｎ
のメモリアクセススロットフリップフロップ（MRF）131
〜13nを用いたことを除いて、上述した第１の実施例と
同様の構成を有する。
14の代わりに、差信号が予め定められた値を越えたとき
にメモリアクセスのタイミングを変化させるメモリリク
エストタイミング制御回路14を用い、第１乃至第ｎのメ
モリリクエストフラグ131〜13nの代わりに第１乃至第ｎ
のメモリアクセススロットフリップフロップ（MRF）131
〜13nを用いたことを除いて、上述した第１の実施例と
同様の構成を有する。
第２図Ｂは、第２の実施例のメモリアクセスのタイム
チャートであり、通常4Tサイクルでチャネル（CHO〜CH
3）のメモリアクセスが時分割で送出され、4Tサイクル
でリプライが返却されることを示している。すなわち、
この例は、ｎが４の場合であって、第１乃至第４のチャ
ネル111〜114をそれぞれCHO〜CH3である場合を示してい
る。また、第１乃至第４のメモリアクセススロットフリ
ップフロップ131〜134をそれぞれMRF0〜MRF3で示してい
る。
チャートであり、通常4Tサイクルでチャネル（CHO〜CH
3）のメモリアクセスが時分割で送出され、4Tサイクル
でリプライが返却されることを示している。すなわち、
この例は、ｎが４の場合であって、第１乃至第４のチャ
ネル111〜114をそれぞれCHO〜CH3である場合を示してい
る。また、第１乃至第４のメモリアクセススロットフリ
ップフロップ131〜134をそれぞれMRF0〜MRF3で示してい
る。
入出力命令により第１の入出力装置31が起動されたと
する。この場合、PTM16及びPTH15はリセットされ、DELT
17は“0"となる。入力動作の場合、DELT＝PTH−PTMとな
るので、第１のチャネル111（CHO）より8Bのデータが第
１のバッファ121に転送された時点で、PTH＝１となり、
DELT＝１となる。この時、第１のメモリアクセススロッ
トフリップフロップ131（MRF0）が“1"であれば、メモ
リアクセス可能なので、メモリアクセスされ、次のサイ
クルでPTMが＋１され、DELT＝０に戻る。第１の入出力
装置31の転送速度が早く、第１のチャネル111（CHO）よ
り次の8Bのデータが、第２図Ｂに示すように連続でくる
と、DELT＝２のケースが出てくる。
する。この場合、PTM16及びPTH15はリセットされ、DELT
17は“0"となる。入力動作の場合、DELT＝PTH−PTMとな
るので、第１のチャネル111（CHO）より8Bのデータが第
１のバッファ121に転送された時点で、PTH＝１となり、
DELT＝１となる。この時、第１のメモリアクセススロッ
トフリップフロップ131（MRF0）が“1"であれば、メモ
リアクセス可能なので、メモリアクセスされ、次のサイ
クルでPTMが＋１され、DELT＝０に戻る。第１の入出力
装置31の転送速度が早く、第１のチャネル111（CHO）よ
り次の8Bのデータが、第２図Ｂに示すように連続でくる
と、DELT＝２のケースが出てくる。
この時、タイミング制御回路14は、第１のメモリアク
セススロットフリップフロップ131（MRF0）を2T間連続
につけ、次にくるべきCH1（MRF1）のメモリアクセスス
ロットをスキップする。従って、2T連続で第１のチャネ
ル111（CHO）のメモリアクセスがサービスされるため、
PTM16も連続して＋１され、DELT＝０に戻る。
セススロットフリップフロップ131（MRF0）を2T間連続
につけ、次にくるべきCH1（MRF1）のメモリアクセスス
ロットをスキップする。従って、2T連続で第１のチャネ
ル111（CHO）のメモリアクセスがサービスされるため、
PTM16も連続して＋１され、DELT＝０に戻る。
このようにして、高速にメモリアクセスが必要なチャ
ネルに対してのサービスを時分割的に多重して行くた
め、ここでは最大4Wバッファ分、すなわちDELT＝４にな
るまで一つのチャネルのサービスをすることが可能とな
る。
ネルに対してのサービスを時分割的に多重して行くた
め、ここでは最大4Wバッファ分、すなわちDELT＝４にな
るまで一つのチャネルのサービスをすることが可能とな
る。
上記はすべて入力動作であるが、出力動作の場合も、
DELT＝PTM−PTHとし、PTMの更新タイミングがリプライ
時になるのみで、まったく同一の動作ができる。
DELT＝PTM−PTHとし、PTMの更新タイミングがリプライ
時になるのみで、まったく同一の動作ができる。
以上説明したように本発明は、メモリリクエストフラ
グのチャネル番号対応を変化し、バッファ上のデータカ
ウントにより、メモリリクエストを多重に送出すること
により、金物量を余り増加させることなく、転送速度に
対するフレキシビリティーを高め、効率のよいデータ転
送装置を提供できる。又、本発明によれば、チャネル対
応に時分割でメモリアクセスを行うデータ転送装置にお
いて、メモリアクセスバッファカウントを使って、チャ
ネル対応のメモリアクセスに関するタイムスロットを他
のチャネルの使用スロットを優先させるチャネルに割り
当てることにより、金物量を余り増加させることなく、
高速で効率のよいデータ転送装置を提供できる。
グのチャネル番号対応を変化し、バッファ上のデータカ
ウントにより、メモリリクエストを多重に送出すること
により、金物量を余り増加させることなく、転送速度に
対するフレキシビリティーを高め、効率のよいデータ転
送装置を提供できる。又、本発明によれば、チャネル対
応に時分割でメモリアクセスを行うデータ転送装置にお
いて、メモリアクセスバッファカウントを使って、チャ
ネル対応のメモリアクセスに関するタイムスロットを他
のチャネルの使用スロットを優先させるチャネルに割り
当てることにより、金物量を余り増加させることなく、
高速で効率のよいデータ転送装置を提供できる。
第１図は本発明の第１の実施例によるデータ転送装置を
含む情報処理システムの構成を示すブロック図、第２図
Ａは従来のデータ転送装置の動作を説明するためのタイ
ムチャート、第２図Ｂは本発明の第２の実施例によるデ
ータ転送装置の動作を説明するためのタイムチャートで
ある。 １……データ転送装置、111〜11n……チャネル、121〜1
2n……メモリアクセス用バッファ（8B×4W）、131〜13n
……メモリリクエストフラグ又はメモリアクセススロッ
トフリップフロップ、14……メモリリクエスト制御回路
又はメモリリクエストタイミング制御回路、15……チャ
ネル側バッファポインタ（PTH）、16……メモリ側バッ
ファポインタ（PTM）、17……両ポインタの差分の演算
回路（DELT）、２……メモリ装置、31〜3n……入出力装
置、501〜50n,601,602……接続ライン。
含む情報処理システムの構成を示すブロック図、第２図
Ａは従来のデータ転送装置の動作を説明するためのタイ
ムチャート、第２図Ｂは本発明の第２の実施例によるデ
ータ転送装置の動作を説明するためのタイムチャートで
ある。 １……データ転送装置、111〜11n……チャネル、121〜1
2n……メモリアクセス用バッファ（8B×4W）、131〜13n
……メモリリクエストフラグ又はメモリアクセススロッ
トフリップフロップ、14……メモリリクエスト制御回路
又はメモリリクエストタイミング制御回路、15……チャ
ネル側バッファポインタ（PTH）、16……メモリ側バッ
ファポインタ（PTM）、17……両ポインタの差分の演算
回路（DELT）、２……メモリ装置、31〜3n……入出力装
置、501〜50n,601,602……接続ライン。
Claims (2)
- 【請求項１】各々が入出力装置に接続され、チャネル番
号の割付けられた複数のチャネルと、各チャネル単位に
メモリ装置へのメモリアクセスを管理する複数のメモリ
リクエストフラグと、前記メモリ装置へメモリアクセス
するために使用され、前記チャネル対応に設けられた複
数のメモリアクセス用バッファとを有し、前記メモリ装
置と前記入出力装置とのデータ転送を行うデータ転送装
置に於て、 前記メモリ装置と前記複数のメモリアクセス用バッファ
との間のアクセス回数を計数するメモリ側バッファポイ
ンタと、 前記複数のチャネルと前記複数のメモリアクセス用バッ
ファとの間のアクセス回数を計数するチャネル側バッフ
ァポインタと、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときに前記各メ
モリリクエストフラグと前記チャネル番号との対応関係
を変化させる変更手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリリクエストフラグを複数割付け、メモリア
クセスを多重にすることを特徴とするデータ転送装置。 - 【請求項２】各々が入出力装置に接続され、チャネル番
号の割付けられた複数のチャネルと、各チャネル単位に
メモリ装置へのメモリアクセスタイムスロットを管理す
る複数のメモリアクセススロットフリップフロップと、
前記メモリ装置へメモリアクセスするために使用され、
前記チャネル対応に設けられた複数のメモリアクセス用
バッファとを有し、前記メモリ装置と前記入出力装置と
のデータ転送を行うデータ転送装置に於て、 前記メモリ装置と前記複数のメモリアクセス用バッファ
との間のアクセス回数を計数するメモリ側バッファポイ
ンタと、 前記複数のチャネルと前記複数のメモリアクセス用バッ
ファとの間のアクセス回数を計数するチャネル側バッフ
ァポインタと、 前記メモリ側バッファポインタの内容と前記チャネル側
バッファポインタの内容との差分を演算し、該差分を表
す差信号を出力する演算回路と、 前記差信号が予め定められた値を越えたときにメモリア
クセスのタイミングを変化させる手段と を有し、前記差信号が前記予め定められた値を越えたと
きに、メモリアクセスに関する時間スロットを他のチャ
ネルの使用スロットを優先させるチャネルに割り当てる
ことを特徴とするデータ転送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318428A JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
| EP89123261A EP0374764B1 (en) | 1988-12-19 | 1989-12-15 | Data transfer apparatus |
| DE68929288T DE68929288T2 (de) | 1988-12-19 | 1989-12-15 | Datenübertragungsvorrichtung |
| US08/115,754 US5414816A (en) | 1988-12-19 | 1993-09-03 | Data transfer apparatus having means for controlling the difference in speed between data input/output ports and memory access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318428A JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163860A JPH02163860A (ja) | 1990-06-25 |
| JP2669020B2 true JP2669020B2 (ja) | 1997-10-27 |
Family
ID=18099041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318428A Expired - Fee Related JP2669020B2 (ja) | 1988-12-19 | 1988-12-19 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669020B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049458A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タバッファ制御方式 |
-
1988
- 1988-12-19 JP JP63318428A patent/JP2669020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02163860A (ja) | 1990-06-25 |
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