JPS6015757A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS6015757A JPS6015757A JP58122737A JP12273783A JPS6015757A JP S6015757 A JPS6015757 A JP S6015757A JP 58122737 A JP58122737 A JP 58122737A JP 12273783 A JP12273783 A JP 12273783A JP S6015757 A JPS6015757 A JP S6015757A
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- JP
- Japan
- Prior art keywords
- memory
- character
- microprocessor
- program
- character patterns
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はマイクロプロセッサの制御により動作し、該マ
イクロプロセッサに命令を与えるプログラムを格納する
メモリを２組備え、該２組のメモリに表示すべき文字の
コードと、該コードに対応する文字パターンを記憶する
文字出力装置に係り、特に前記マイクロプロセッサが前
記メモリをアクセスする場合、該マイクロプロセッサが
アクセスするメモリと、前記文字コードに対応する文字
パターンを読出す前記メモリとが同一のメモリとならぬ
ように制御する文字出力装置のメモリ制御回路に関する
。
イクロプロセッサに命令を与えるプログラムを格納する
メモリを２組備え、該２組のメモリに表示すべき文字の
コードと、該コードに対応する文字パターンを記憶する
文字出力装置に係り、特に前記マイクロプロセッサが前
記メモリをアクセスする場合、該マイクロプロセッサが
アクセスするメモリと、前記文字コードに対応する文字
パターンを読出す前記メモリとが同一のメモリとならぬ
ように制御する文字出力装置のメモリ制御回路に関する
。
（ｂ）従来技術と問題点
マイクロプロセッサにより制御されて動作する文字出力
装置は、前記マイクロプロセッサに命令を与えるプログ
ラムを格納するｃｓと呼ばれるメモリを持ち、該Ｃ８か
らプログラムを読出しζ文字出力装置を制御し、必要と
する文字を選択している。一般にプログラムを記憶する
ためには１１ＯＫビット程度のメモリ容量が必要なのに
対し、文字パターンは８にビット程度のメモリ容量で良
い。従ってプログラムを記憶するためには例えば６４に
ビットのメモリが２個以上必要で、文字パターンをプロ
グラムと同一のメモリに格納することが出来る。しかし
この場合必要文字を指示するコードを記憶するコードバ
ッファを前記ｃｓに包合させることは、マイクロプロセ
ッサが該Ｃ８をアクセスしてプログラムを読出すタイミ
ングとコードを読出すタイミングが競合しない為可能で
あるが、文字パターン用メモリ領域を前記Ｃ８に設ける
ことは、アクセスが競合する為プログラムの実行速度及
び効率が低下することから実施していない。従って十分
なメモリ容量を持ちながら文字パターン専用のメモリを
設けており、メモリを含み周辺回路が必要でハードウェ
アが複雑となり経済的でないという欠点がある。
装置は、前記マイクロプロセッサに命令を与えるプログ
ラムを格納するｃｓと呼ばれるメモリを持ち、該Ｃ８か
らプログラムを読出しζ文字出力装置を制御し、必要と
する文字を選択している。一般にプログラムを記憶する
ためには１１ＯＫビット程度のメモリ容量が必要なのに
対し、文字パターンは８にビット程度のメモリ容量で良
い。従ってプログラムを記憶するためには例えば６４に
ビットのメモリが２個以上必要で、文字パターンをプロ
グラムと同一のメモリに格納することが出来る。しかし
この場合必要文字を指示するコードを記憶するコードバ
ッファを前記ｃｓに包合させることは、マイクロプロセ
ッサが該Ｃ８をアクセスしてプログラムを読出すタイミ
ングとコードを読出すタイミングが競合しない為可能で
あるが、文字パターン用メモリ領域を前記Ｃ８に設ける
ことは、アクセスが競合する為プログラムの実行速度及
び効率が低下することから実施していない。従って十分
なメモリ容量を持ちながら文字パターン専用のメモリを
設けており、メモリを含み周辺回路が必要でハードウェ
アが複雑となり経済的でないという欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、ＣＳに文字パターン
用のメモリ領域を設け、プログラムと文字パターンとの
アクセスの競合を避ける手段を講じて、経済的な文字出
力装置を構成するメモリ制御回路を提供することにある
。
用のメモリ領域を設け、プログラムと文字パターンとの
アクセスの競合を避ける手段を講じて、経済的な文字出
力装置を構成するメモリ制御回路を提供することにある
。
（ｄ）発明の構成
そしてこの発明の目的はマイクロプロセッサにより制御
され、文字パターンを出力する文字出力装置に於いて、
少なくともマイクロプロセッサの納されたメモリを複数
個設けるとともに、このマイクロプロセッサがアクセス
していないメモリを選択する手段を設け、この選択手段
により選択されたメモリから文字パターンを読出ずよう
に構成されたことを特徴とするメモリ制御回路を提供す
ることにより達成される。
され、文字パターンを出力する文字出力装置に於いて、
少なくともマイクロプロセッサの納されたメモリを複数
個設けるとともに、このマイクロプロセッサがアクセス
していないメモリを選択する手段を設け、この選択手段
により選択されたメモリから文字パターンを読出ずよう
に構成されたことを特徴とするメモリ制御回路を提供す
ることにより達成される。
（６）発明の実施例
第１図は本発明の一実施例を説明するプ１．’＋ ７り
図である。従来と同様にメモリはＡ及びＢがあり、メモ
リＡの各領域にはプログラムとコー１″及び文字パター
ンが格納される。又メモ１月３の各ｆｆＩ 賊にはプロ
グラムと文字パターンが格納される。メモリＡ及びＢの
プログラムは内容が異なるが、文字パターンは同一のも
のが夫々格納される。マイクロプロセッサがメモリ八に
あるプし１グラノ、をアクセスして実行中の時文字パタ
ーンはメモリＢより続出される。そして、マイクロプロ
セッサがメモ１７ Ｂをアクセスしてプログラムを実行
する時は文字パターンをメモリＡから読出ずように１１
旧焔をりｊり替えるものである。こうすることによりプ
ログラムと文字パターンとのアクセス競合を避けるこ
。
図である。従来と同様にメモリはＡ及びＢがあり、メモ
リＡの各領域にはプログラムとコー１″及び文字パター
ンが格納される。又メモ１月３の各ｆｆＩ 賊にはプロ
グラムと文字パターンが格納される。メモリＡ及びＢの
プログラムは内容が異なるが、文字パターンは同一のも
のが夫々格納される。マイクロプロセッサがメモリ八に
あるプし１グラノ、をアクセスして実行中の時文字パタ
ーンはメモリＢより続出される。そして、マイクロプロ
セッサがメモ１７ Ｂをアクセスしてプログラムを実行
する時は文字パターンをメモリＡから読出ずように１１
旧焔をりｊり替えるものである。こうすることによりプ
ログラムと文字パターンとのアクセス競合を避けるこ
。
とが出来る。
第２図は本発明の一実施例を示す回路のブロック図であ
る。マイクロプロセッサ１はメモリＡ９又はメモリＢｌ
ｌのプログラムを読出ずため、メモリ選択回１ｉ’＆２
に指示してマルチプレクサ８又は６を制御させ、希望す
るメモリをアクセスする。
る。マイクロプロセッサ１はメモリＡ９又はメモリＢｌ
ｌのプログラムを読出ずため、メモリ選択回１ｉ’＆２
に指示してマルチプレクサ８又は６を制御させ、希望す
るメモリをアクセスする。
同時にドライバ／レシーバ７又は５を制御させ、アクセ
スしたメモリのプログラムを読取る。表示タイミング制
御部３はドライバ／レシーバ７を経てメモリへのコード
領域より一定の表示タイミングに従ってコードを読出し
、アドレス計算部４に該コードを送出する。アドレス計
算部４ば該コードに該当する文字パターンが格納されて
いるメモリＡ９又はメモリＢｌｌ上の文字パターン領域
のアドレスを計算する。メモリ選択回路２は表示タイミ
ング制御部３の指示によりマイクロプロセッサ１のメモ
リアクセス状況を調べ、マイクロプロセッサ１がアクセ
スしていないメモリを選択し、マルチプレクサ８又は６
を制御し、前記文字バクーンのアドレスをメモリに送出
する。例えばマイクロプロセッサ１がメモリＡ９を使用
中であれば、メモリＢｌｌの文字パターン領域に前記ア
ドレスを送出する。同時にマルチプレクサ１０を制御し
てメモリＢｌｌより読出された文字パターンを表示ドツ
ト制御部１２に送出する。表示部１３は表示ドツト制御
部１２からのド、１・信号をラスク走査して表示する。
スしたメモリのプログラムを読取る。表示タイミング制
御部３はドライバ／レシーバ７を経てメモリへのコード
領域より一定の表示タイミングに従ってコードを読出し
、アドレス計算部４に該コードを送出する。アドレス計
算部４ば該コードに該当する文字パターンが格納されて
いるメモリＡ９又はメモリＢｌｌ上の文字パターン領域
のアドレスを計算する。メモリ選択回路２は表示タイミ
ング制御部３の指示によりマイクロプロセッサ１のメモ
リアクセス状況を調べ、マイクロプロセッサ１がアクセ
スしていないメモリを選択し、マルチプレクサ８又は６
を制御し、前記文字バクーンのアドレスをメモリに送出
する。例えばマイクロプロセッサ１がメモリＡ９を使用
中であれば、メモリＢｌｌの文字パターン領域に前記ア
ドレスを送出する。同時にマルチプレクサ１０を制御し
てメモリＢｌｌより読出された文字パターンを表示ドツ
ト制御部１２に送出する。表示部１３は表示ドツト制御
部１２からのド、１・信号をラスク走査して表示する。
マイクロプロセッサ１がメモリＡ９よりメモリＢｌｌに
アクセスを切り替える要求をメモリ選択回路２に出すと
、メモリ選択回［ｉ’＆２はマルチプレクサ８及び６を
制御して、マイクロプロセラ・ジ■をメモリＢｌｌに接
続すると共に、アドレスｒＴｌ算部４のアドレスをメモ
リＡ９側に切り替えて送出する。従ってマイクロプロセ
ッサ１のアクセスと表示の為の文字パターン読出しとは
競合−ロずに処理することが出来る。
アクセスを切り替える要求をメモリ選択回路２に出すと
、メモリ選択回［ｉ’＆２はマルチプレクサ８及び６を
制御して、マイクロプロセラ・ジ■をメモリＢｌｌに接
続すると共に、アドレスｒＴｌ算部４のアドレスをメモ
リＡ９側に切り替えて送出する。従ってマイクロプロセ
ッサ１のアクセスと表示の為の文字パターン読出しとは
競合−ロずに処理することが出来る。
（ｆ）発明の詳細
な説明した如く、本発明はプログラムの実行速度及び効
率を低下させることなく文字パターン専用のメモリを省
略することが出来る為、メモリ周辺回路も不要となり経
済的な文字出力装置を提供し得る。
率を低下させることなく文字パターン専用のメモリを省
略することが出来る為、メモリ周辺回路も不要となり経
済的な文字出力装置を提供し得る。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例を示す回路のブロック図である。 １はマイクロプロセッサ、２はメモリ選択回路、３は表
示タイミング制御部、４はアドレス計算部、５．７はド
ライバ゛／レシーバ、６．８．１０はマルチプレクサ、
９はメモリＡ１１１はメモリＢ、１２は表示ドツト制御
部、１３は表示部である。 第 ｊ ２
図は本発明の一実施例を示す回路のブロック図である。 １はマイクロプロセッサ、２はメモリ選択回路、３は表
示タイミング制御部、４はアドレス計算部、５．７はド
ライバ゛／レシーバ、６．８．１０はマルチプレクサ、
９はメモリＡ１１１はメモリＢ、１２は表示ドツト制御
部、１３は表示部である。 第 ｊ ２
Claims (1)
- マイクロプロセッサにより制御され、文字パターンを出
力する文字出力装置に於いて、少なくともマイクロプロ
セッサの動作命令となるプログラムと文字パターンとが
格納されたメモリを複数個設けるとともに、このマイク
ロプロセッサがアクセスしていないメモリを選択する手
段を設け、この選択手段により選択されたメモリから文
字パターンを読出ずように構成さ五たことを特徴とする
メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122737A JPS6015757A (ja) | 1983-07-06 | 1983-07-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122737A JPS6015757A (ja) | 1983-07-06 | 1983-07-06 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015757A true JPS6015757A (ja) | 1985-01-26 |
Family
ID=14843340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122737A Pending JPS6015757A (ja) | 1983-07-06 | 1983-07-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62240995A (ja) * | 1986-04-14 | 1987-10-21 | 株式会社東芝 | コンピュータシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676865A (en) * | 1979-11-27 | 1981-06-24 | Yokogawa Hokushin Electric Corp | Microprocessor system |
| JPS57185552A (en) * | 1981-05-08 | 1982-11-15 | Sharp Corp | Switching device for memory bank in microcomputer system |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
-
1983
- 1983-07-06 JP JP58122737A patent/JPS6015757A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676865A (en) * | 1979-11-27 | 1981-06-24 | Yokogawa Hokushin Electric Corp | Microprocessor system |
| JPS57185552A (en) * | 1981-05-08 | 1982-11-15 | Sharp Corp | Switching device for memory bank in microcomputer system |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62240995A (ja) * | 1986-04-14 | 1987-10-21 | 株式会社東芝 | コンピュータシステム |
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