JPS60157054A

JPS60157054A - 位相判別回路

Info

Publication number: JPS60157054A
Application number: JP1188184A
Authority: JP
Inventors: Makoto Suzuki; 鈴木　愿
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-01-27
Filing date: 1984-01-27
Publication date: 1985-08-17
Anticipated expiration: 2004-01-27
Also published as: JPH0229992B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、２個の電気量の位相関係を判別する位相判
別回路に関するものである。

〔従来技術〕

従来この種の装置として第１図忙示すものがあった。図
において、１．２はＡ、Ｂ端子から与えられた交流入力
の零点で矩形波に変換する矩形波変換回路、３は同極性
判定回路で、矩形波変換回路１，２の出力が同極性の期
間、信号を発生させる。４はオンディレータイマーで、
入力信号が１１時間より長ければ、その長い部分のみ信
号を出力する。５はオフディレータイマーで、入力信号
が有れば、１２時間だけ期間を引き延ばした信号を出力
する。

第２図は第１図に示した回路図の動作を説明するための
動作波形図であり、ａ　％　ｆの記号は第１図の同一記
号で示した部分の波形を示す。従って、位相判別回路の
判定出力は、第１図のＸ端子から、第２図の（ｆ）で示
した形で得られ、この期間が２つの交流入力が所定の位
相になっていることを示す。−第３図はオンディレータ
イマー４の回路図の例である。図において、端子ＣＫは
第２図（Ｃ）で示した波形が入力され、′この入力信号
は反転回路６で極性反転され、抵抗７を通して、トラン
ジスタ８に加えられる。従って、端子Ｃに入力信号が無
ければ、トランジスタ８は導通状態となり、コンデンサ
１１は放電され、トランジスタ１３は不導通となる。こ
のため、反転回路１５は抵抗１４を通して信号入力を受
けつけるので、出力端子Ｅには出力が出なくなる。他方
、端子Ｃに入力信号が入れば、反転回路６で信号が無く
なり、トランジスタ８は不導通となる。この時から、抵
抗９、可変抵抗１０を通して、コンデンサ１１に電荷が
蓄積され始め、コンデンサ１１０両端の電圧が徐々に増
加する。このコンデンサ１１０両端電圧がゼナーダイオ
ード１２のゼナー電圧を超えると、トランジスタ１３は
導通となり、反転回路１５の入力電圧は零、従って２、
端子Ｅの出力が得られる。このオンディレータイマー４
は、抵抗９と可変抵抗１０を通してコンデンサ１１を充
電し、この両端電圧がゼナーダイオード１２のゼナー電
圧を超えるまでの時間な　を工　として得ることができ
る。

このときの端子Ｃと端子Ｅの波形は、第２図の（Ｃ）、
（ｅ）に示してあり、かつ、コンデンサ１１の両端電圧
は第２図の（ｄ）に示しである。

オフディレータイマー５は、第３図より反転回路６と１
５を除いた回路で実現できる。オンディレータイマー４
の時限ｔ１　は２個の交流入力の位相判別の角度で決定
され、オフディレータイマー５の時限ｔ２は周期的に発
生するパルス信号間隔より長くなければならないが、判
定の終了時間を短くするために、長過ぎても不具合とな
る。

従来の位相判別回路は以上のように構成されているので
、コンデンサ１１、ゼナーダイオード１２０部品定数の
ばらつきや、電源電圧の変動で、時限ｔユ又はｔ２が変
化するため、可変抵抗１０により、調整しておく必要が
あり、煩雑であり、また、部品定数の経年変化によって
、時限が変化する不具合も発生した。また、第２図（Ｃ
）のアに示すように、雑音によるパルス割れが生じた場
合は、第２図（ｄｄ）のつに示すように、出力がレベル
以下になり、第２図（ａｅ）　Ｋパルスが出なくなる期
間が生じ、第２図（ｆｆ）　Ｋ示すように、判定出力が
一旦復帰するなど、雑音忙弱い欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、２個の電気量の位相関係によって
制御する可逆計数回路で定周波数の信号波を計数するこ
とにより位相判別を行う、調整部分の無い、安価で高信
頼度な位相判別回路を提供することを目的としている。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する０第１
図と同一部分は同一符号で示す第４図において、１６は
定周波数の信号波を発生する定周波発振回路、１７は、
同極性判定回路３の出力が有りの時に、定周波数を通過
させるアンド回路、１８は、同極性判定回路３の出力が
無しの時に、定周波数を通過させるインヒビット回路、
１９゜２０はインヒビット回路である。アンド回路１Ｔ
とインヒビット回路１９とで第１のゲート回路を構成し
、インヒビット回路１８と２０とで第２のゲート回路を
構成する。２１は論理和回路であり、この実施例ではオ
ア回路で、両方の入力を等しく通過させ、可逆計数回路
２２に入力パルスを与える。可逆計数回路２２は、Ｕ／
Ｄ端子忙信号有りの条件が与えられると、内部の計数回
路が増加して、（イ）の端子から（へ）の端子に向かっ
て順番に信号有りとなり、Ｕ／Ｄ端子に信号無しの条件
が与えられると、内部の計数回路が減少して、信号有り
の端子の中で最も（へ）側の端子から順番に信号無しと
なる。２３は第１の判定回路であるアンド回路で、前記
可逆計数回路２２の（イ）〜（へ）の６端子全てが信号
有りとなった時に出力信号を出すもので、記憶回路２５
のセット端子Ｓに信号を渡して、ｋ端子に信号有りを記
憶させる。２４は第２の判定回路であるノア回路で、前
記可逆計数回路２２の（イ）〜（へ）の６端子全てが信
号無しとなった時に出力信号を出すもので、記憶回路２
５のリセット端子ＲＫ信号を渡して、記憶回路２５の出
力信号なに端子から除外する。一方、アンド回路２３の
出力信号はインヒビット回路１９に与えられるので、可
逆計数回路２２のＵ／Ｄ端子が例え信号有りとなってい
ても、可逆計数回路２２における計数は停止され、可逆
計数回路２２の出力端子（イ）〜（へ）は信号有りのま
まの状態となる。また、ノア回路２４の出力信号はイン
ヒビット回路２０に与えられるので、可逆計数回路２２
のＵ／Ｄ端子が例え信号無しとなっていても、可逆計数
回路２２における計数は停止され、可逆計数回路２２の
出力端子（イ）〜（へ）は信号無しのままの状態となる
。

第５図は第４図に示した回路図の動作を説明するための
動作波形図であり、（ａ）〜（ｋ）の記号は第４図中に
示した同一記号のところの波形を表わしたものである。

従って、位相判別回路の判定出力は、第４図のＸ端子か
ら、第５図の（ｋ）で示した形で得られ、この期間が２
つの交流入力が所定の位相になっていることを示す。尚
、０）は可逆計数回路２２の説明を容易にするために示
したもので、計数が増加側で与えられた場合はｌパルス
入力に対して１段上昇し、計数が減少側で与えられた場
合は１パルス入力に対して１段下降するものとした。実
際には、第５図Ｕ）で示す様な大きさの階段的な変化で
は無く、第４図に示した可逆計数回路２２の出力端子（
イ）〜（ハ）の信号の有無を検出していることになる。

第６図は、この発明の位相判別回路が、雑音等の真信号
に対して誤判定の少ないものであることを示したもので
ある。図において、（ＣＣ）は、第５図（ｅ）で示した
ものに、アの部分は雑音によるパルス信号割れ、イの部
分は雑音信号の侵入を想定したものである。従って（ｈ
ｈ）　、　（ｉｉ）の信号は、ア、イの時刻には、図示
した様になり、可逆計数回路の計数値を示す（ｊｊ）も
、第５図のＵ）とは、つ、二の時刻で示した波形が異な
ってくる。しかし、りの時刻には、（ｊｊ）の波形が最
下位のレベルまで落ちないので、また、工の時刻には、
（ｊｊ　）の波形が最上位のレベルまで上昇しないので
、それぞれの時刻には誤復帰・誤動作の発生はなく、（
ｋｋ）は第５図の（ｋ）と全（同じになる。従って。

この発明による位相判別回路には雑音等の影響が少なく
なる利点がある。

なお、上記実施例では位相判別の検出と復帰の期間が等
しい場合を説明したが、周波数の異なる２つの定周波数
の発振回路を設け、一方を第４図のアンド回路１γへ、
他方はインヒビット回路１８に与えるように構成するこ
とにより、任意の検出と復帰の期間を選択することが容
易に可能となる。

〔発明の効果〕

以上のように、この発明によれば、定周波数の信号波を
可逆計数回路にて、２個の電気量が同極性の期間のみ増
加側、異極性の期間のみ減少側に計数するように構成し
たので、調整部分が無（、また、部品定数の経年変化の
影響が無く、さら忙サージ性の雑音に対しては余り影響
のない位相判別回路が容易に得られる効果がある。

【図面の簡単な説明】

第１図は従来の位相判別回路を示す回路図、第２図はそ
の動作波形図、第３図はオンディレータイマーの回路図
、第４図はこの発明による位相判別回路の一実施例を示
す回路図、第５図はその動作波形図、第６図は雑音に対
する応動を示した動作波形図である。１．２・・・矩形波変換回路、３・・・同極性判定回路
、４・・・オンディレータイマー、５・・・オンディレ
ータイマー、６，１５・・・反転回路、７．９．１４・
・・抵抗、８．１３・・・トランジスタ、１０・・・可
変抵抗、１１・・・コンデンサ、１２・・・ゼナーダイ
オード、１６・・・定周波発振回路、１Ｔ・・・アンド
回路、１８．１９．２０・・・インヒビット回路、２１
・・・論理和回路（オア回路）、２２・・・可逆計数回
路、２３・・・第１の判定回路（アンド回路）、２４・
・・第２の判定回路（ノア回路）、２５・・・記憶回路
。なお、図中、同一符号は同一、又は相当部分を示す。第２図

Claims

【特許請求の範囲】

２個の電気量の位相を検出する位相判別回路において、
定周波数の信号波を発生する定周波発振回路と、前記２
個の電気量が同極性の期間、前記定周波発振回路の信号
波を通過させる第１のゲート回路と、前記２個の電気量
が異極性の期間、前記定周波発振回路の信号波を通過さ
せる第２のゲート回路と、前記第１と第２のゲート回路
の出力信号のいずれをも通過させる論理和回路と、前記
論理和回路の通過信号波数を、前記第１のゲート回路が
開かれている期間は増加側に計数し、前記第２のゲート
回路が開かれている期間は減少側に計数する可逆計数回
路と、前記可逆計数回路の計数値が第１の所定値になっ
たことを検出して出力する第１の判定回路と、前記可逆
計数回路の計数値が第２の所定値になったことを検出し
て出力する第２の判定回路と、前記第１の判定回路の出
力でセットされ、前記第２の判定回路の出力でリセット
される記憶回路とを備えたことを特徴とする位相判別回
路。