JPS60154670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60154670A JPS60154670A JP1141684A JP1141684A JPS60154670A JP S60154670 A JPS60154670 A JP S60154670A JP 1141684 A JP1141684 A JP 1141684A JP 1141684 A JP1141684 A JP 1141684A JP S60154670 A JPS60154670 A JP S60154670A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置を形成すべき半導体基板中に存在
する重金属等の不純物原子及び微小欠陥をケソタリンク
することができる半導体装置の製造方法に関する。
する重金属等の不純物原子及び微小欠陥をケソタリンク
することができる半導体装置の製造方法に関する。
背景技術とその問題点
従来、上述のケノタリングは例えは第１八図〜第１Ｅ図
に示す半導体装置の製造方法において次のような方法に
より行われている。即ら、第１Δ図に示すように、まず
例えはｐ型シリコン２□１板１の両面に熱酸化法により
５ｉ０２１１ｑ ２ 、 ３を形成した後、第１ Ｂ図
に示すように裏面側の５ｉ０２膜３を例えばＩ−（Ｆ系
のエソチンダ液によりエノチンク除去する。なおこの１
際、ＳｉＯ□膜２は、予め〕第１・レジスト（図示−Ｕ
ず）で覆っておくことによりエツチングされないように
しておく。
に示す半導体装置の製造方法において次のような方法に
より行われている。即ら、第１Δ図に示すように、まず
例えはｐ型シリコン２□１板１の両面に熱酸化法により
５ｉ０２１１ｑ ２ 、 ３を形成した後、第１ Ｂ図
に示すように裏面側の５ｉ０２膜３を例えばＩ−（Ｆ系
のエソチンダ液によりエノチンク除去する。なおこの１
際、ＳｉＯ□膜２は、予め〕第１・レジスト（図示−Ｕ
ず）で覆っておくことによりエツチングされないように
しておく。
次に５ｉＯｚ膜２」二のフォトレジストを除去した後、
ＰＯＣＩ ：＋を不純物拡散源として用いて０□雰囲気
において１０００℃以」二の高温で加熱することによつ
−ζ、不純物拡散を行う。この結果、第１Ｃ図に示すよ
うにｐ型シリコン基板１の裏面側にリン拡散層４が形成
されると共に、このリン拡１１９層４及び表面側（７）
Ｓ ｉ ０２膜２ ｊ−ｃ＝ ｐ ２０５系（７）
Ｉ） Ｓ Ｇ膜５．６が形成される。
ＰＯＣＩ ：＋を不純物拡散源として用いて０□雰囲気
において１０００℃以」二の高温で加熱することによつ
−ζ、不純物拡散を行う。この結果、第１Ｃ図に示すよ
うにｐ型シリコン基板１の裏面側にリン拡散層４が形成
されると共に、このリン拡１１９層４及び表面側（７）
Ｓ ｉ ０２膜２ ｊ−ｃ＝ ｐ ２０５系（７）
Ｉ） Ｓ Ｇ膜５．６が形成される。
次に第１ Ｉ）図に示すように、裏面側のＰＳＧ膜５Ｆ
にＣＶ Ｉ）法により５ｉ０２膜７を被着形成した後、
第１１月刊に示すようにこのＳｉＯ□膜７」二にフォト
レジスト８を塗布する。
にＣＶ Ｉ）法により５ｉ０２膜７を被着形成した後、
第１１月刊に示すようにこのＳｉＯ□膜７」二にフォト
レジスト８を塗布する。
次に表面側のｐｓｃｌｌｓ！Ｇ上ζこフォトレジスト（
図示−Ｕず）を塗布し７た後、所定のパターンニンクを
行い、次いでこのパターンニーングされたフォトレシス
Ｉ〜をマスクとしてＩ（Ｆ系のエツチング液によりエツ
チングを行うことによりＰｓＧ膜６及び５１０２膜２の
窓開りを行い、素子形成部と素子分離領域部とを決定す
る。なお上述の１ノチングの際、）Ａトレシスト８の存
在によってＳｔ、２膜７及びＰ Ｓ Ｇ膜５がエツチン
グされるのが防止される。
図示−Ｕず）を塗布し７た後、所定のパターンニンクを
行い、次いでこのパターンニーングされたフォトレシス
Ｉ〜をマスクとしてＩ（Ｆ系のエツチング液によりエツ
チングを行うことによりＰｓＧ膜６及び５１０２膜２の
窓開りを行い、素子形成部と素子分離領域部とを決定す
る。なお上述の１ノチングの際、）Ａトレシスト８の存
在によってＳｔ、２膜７及びＰ Ｓ Ｇ膜５がエツチン
グされるのが防止される。
次に上述のようにして素子形成部と素子分離領域部とを
決定し７た後、所定の製造ブ［Ｊセス、例えばバイポー
ラＩＣの製造プロセスに従って製造工程を進めて半導体
装置を完成させる。
決定し７た後、所定の製造ブ［Ｊセス、例えばバイポー
ラＩＣの製造プロセスに従って製造工程を進めて半導体
装置を完成させる。
なお第１Ｄ図に示す］−程において、ＳｉＯ□■り７を
形成した後、この５ｉｏ２１１桑７上にＨＦ系のエツチ
ング液に対して１ｌｉｉ］エツチング性を自するＳ ｉ
：＋ Ｎ ｓ ＩＩＡを形成ずれは、第１８１図に示
すフメトレジスＩ−ε（を形成する必要はなくなる。
形成した後、この５ｉｏ２１１桑７上にＨＦ系のエツチ
ング液に対して１ｌｉｉ］エツチング性を自するＳ ｉ
：＋ Ｎ ｓ ＩＩＡを形成ずれは、第１８１図に示
すフメトレジスＩ−ε（を形成する必要はなくなる。
」二連の従来の製造方法によれば、ｐ型シリ−１ン基板
１の裏面に形成されたリン拡散層４によってゲッタリン
グが効果的に行われると共に、ｓ ’＋ ｏ ｚ Ｉｔ
ｓ！７の存在により第１Ｅ図に示す工程以降の工程にお
いて行われる高温の熱処理時にリン拡散層４及び１）Ｓ
ＧＩ模５からリンが外方拡散（アウトディフユーシコン
）するのを防止することができる。しかしながら、」〜
述の製造方法においては、す″ツタリングだ６ノのため
に第１Δ図〜第１Ｅ図に示す上程が必要であるため、半
導体装置の製造に要する工程数か増加し゛ζ製造工程が
’ｆＭ ｆｉｃとなる欠点がある。
１の裏面に形成されたリン拡散層４によってゲッタリン
グが効果的に行われると共に、ｓ ’＋ ｏ ｚ Ｉｔ
ｓ！７の存在により第１Ｅ図に示す工程以降の工程にお
いて行われる高温の熱処理時にリン拡散層４及び１）Ｓ
ＧＩ模５からリンが外方拡散（アウトディフユーシコン
）するのを防止することができる。しかしながら、」〜
述の製造方法においては、す″ツタリングだ６ノのため
に第１Δ図〜第１Ｅ図に示す上程が必要であるため、半
導体装置の製造に要する工程数か増加し゛ζ製造工程が
’ｆＭ ｆｉｃとなる欠点がある。
このような欠点を是正した半導体装置の製造方法として
、第２Ａ図及び第２Ｂ図に示すようなバイポーラＩＣの
製造方法が知られている。この方法では、第２Δ図に示
すようにまず例えばｐ型シリコン暴板Ｉにｎ゛型の埋込
層１１を形成し、次いでｐ型シリコン基板ｉ上にｎ型の
エピタキシャル成長層Ｉ２を形成した後１、ｐ゛型の分
離拡散領域１３．１４及びｐ型のベース５、ａ域１５を
形成する。次にエピタキシャル成長層Ｉ２の表面にＳｉ
Ｏ□１１９１６を形成し２、このＳｉＯ□膜１６の所定
部分をエツチング除去して開口１６ａ、１．６ｂを形成
する。次に第１Ｃ図に関連して述べたと同様に、ＰＯＣ
ｌ３を不純物拡散源として用いて０□雰囲気において１
０００”Ｃ以上の高温で加熱することにより開口１６ａ
、 １６ｂを通じてリンを拡散させる、：とによって、
それぞれｎ゛型のエミッタ領域１７及びコレクタの取り
出し領域１８を形成すると共に、ｐ型シリコン基板ｌの
裏面り、−ゲッタリング用のリン拡散層４を形成する。
、第２Ａ図及び第２Ｂ図に示すようなバイポーラＩＣの
製造方法が知られている。この方法では、第２Δ図に示
すようにまず例えばｐ型シリコン暴板Ｉにｎ゛型の埋込
層１１を形成し、次いでｐ型シリコン基板ｉ上にｎ型の
エピタキシャル成長層Ｉ２を形成した後１、ｐ゛型の分
離拡散領域１３．１４及びｐ型のベース５、ａ域１５を
形成する。次にエピタキシャル成長層Ｉ２の表面にＳｉ
Ｏ□１１９１６を形成し２、このＳｉＯ□膜１６の所定
部分をエツチング除去して開口１６ａ、１．６ｂを形成
する。次に第１Ｃ図に関連して述べたと同様に、ＰＯＣ
ｌ３を不純物拡散源として用いて０□雰囲気において１
０００”Ｃ以上の高温で加熱することにより開口１６ａ
、 １６ｂを通じてリンを拡散させる、：とによって、
それぞれｎ゛型のエミッタ領域１７及びコレクタの取り
出し領域１８を形成すると共に、ｐ型シリコン基板ｌの
裏面り、−ゲッタリング用のリン拡散層４を形成する。
またごの１膣、５ｉＯｚｌ模１６、エミッタ領ｊ或１７
及びコレクタの取り出し領域Ｉ８のトにばＰ ２０ ｓ
系のＩ） Ｓ Ｇ膜１９が、またリン拡＋Ｉｋ層４上に
は同しく１）２０．系のｐｓｃｌｌｕ２ｏがそれぞれ形
成される。
及びコレクタの取り出し領域Ｉ８のトにばＰ ２０ ｓ
系のＩ） Ｓ Ｇ膜１９が、またリン拡＋Ｉｋ層４上に
は同しく１）２０．系のｐｓｃｌｌｕ２ｏがそれぞれ形
成される。
なおベース領域１５と埋込層１１との間にコレクタ領域
２１が構成される。
２１が構成される。
第２Ａ図及び第２Ｂ図に示す製造方法によれば、エミッ
タ領域１７を形成するための拡＋ｌｋによってゲッタリ
ング用のリン拡散層４も形成するごとができるので、第
１Ａ図〜第１Ｅ図Ｇこ示ず製造方法に比べて製造」−程
が簡略化されるという利点かあるが、エミッタ領域１７
をリン以外の原子、例えばヒ素等で形成する場合にはこ
の方法を用いることはできない。またＰＳＧ膜１９のめ
をコニソチング除去するのが困難であるためごのｌ）
Ｓ Ｇ膜１９が最終製品まで残るので、吸ン品性を帯び
る原因となり、信頼性の点で好ましくない。
タ領域１７を形成するための拡＋ｌｋによってゲッタリ
ング用のリン拡散層４も形成するごとができるので、第
１Ａ図〜第１Ｅ図Ｇこ示ず製造方法に比べて製造」−程
が簡略化されるという利点かあるが、エミッタ領域１７
をリン以外の原子、例えばヒ素等で形成する場合にはこ
の方法を用いることはできない。またＰＳＧ膜１９のめ
をコニソチング除去するのが困難であるためごのｌ）
Ｓ Ｇ膜１９が最終製品まで残るので、吸ン品性を帯び
る原因となり、信頼性の点で好ましくない。
発明の目的
本発明は、土、述の問題にがんかめ、従来の半導体装置
の製造方法が有する上述のような欠点を是正した半導体
装置の製造方法を提供することを目的とする。
の製造方法が有する上述のような欠点を是正した半導体
装置の製造方法を提供することを目的とする。
発明の概要
本発明に係る半）、す２体装置の製造プＪ法は、半導体
基板を熱酸化してその一方の主面及び他力の主面にそれ
ぞれ第１及び第２の酸化膜を形成する工程と、上記第１
の酸化膜を介して上記１り導体基板に素子形成のための
不純物を選択的にイオン注入する工程と、不純物拡１１
に源を構成する膜と保護膜とを上記第２の酸化膜−にに
順次形成する上程と、共通の熱処理により、士、記イオ
ン注入された−１−記不純物のうらの少なくとも一種を
拡散さ−Ｕて上記半導体基板のト記一方の主面に所定の
拡散層を形成すると同時Ｇこ、上記不純物拡散源を構成
する膜に含まれる不純物を上記第２の酸化膜を介して上
記半導体基板に拡散させて上記半導体基板の上記他力の
主面に拡散層を形成する工程とをそれぞれ具備している
。このようにすることによって、ゲ・７タリングを効果
的に行うことができまた熱処理による悪影響を防止する
ことができるため、信頼性が良好な半導体装置を製造す
ることができると共に、製造工程が比較釣部 ｉＩ’ｔ
であり、また素子形成のための不純物を種々に選ぶこと
ができるため、製造上極めて好都合である。
基板を熱酸化してその一方の主面及び他力の主面にそれ
ぞれ第１及び第２の酸化膜を形成する工程と、上記第１
の酸化膜を介して上記１り導体基板に素子形成のための
不純物を選択的にイオン注入する工程と、不純物拡１１
に源を構成する膜と保護膜とを上記第２の酸化膜−にに
順次形成する上程と、共通の熱処理により、士、記イオ
ン注入された−１−記不純物のうらの少なくとも一種を
拡散さ−Ｕて上記半導体基板のト記一方の主面に所定の
拡散層を形成すると同時Ｇこ、上記不純物拡散源を構成
する膜に含まれる不純物を上記第２の酸化膜を介して上
記半導体基板に拡散させて上記半導体基板の上記他力の
主面に拡散層を形成する工程とをそれぞれ具備している
。このようにすることによって、ゲ・７タリングを効果
的に行うことができまた熱処理による悪影響を防止する
ことができるため、信頼性が良好な半導体装置を製造す
ることができると共に、製造工程が比較釣部 ｉＩ’ｔ
であり、また素子形成のための不純物を種々に選ぶこと
ができるため、製造上極めて好都合である。
実施例
以下本発明に係る一′１′導体装置の製造方法をバイポ
ーラ１０の製造に適用した一実施例につき図面を参照し
なから説明する。
ーラ１０の製造に適用した一実施例につき図面を参照し
なから説明する。
まず第３Δ図に示すように、第２Δ図と同様にｐ型シリ
コン基板１にｎ°型の埋込層１１を形成し、次いでｎ型
のエピタ；）−シャル成長層１２を形成した後、このエ
ピタキシャル成長層１２０表面及びｐ型シリコン恭仮１
の裏面を熱酸化して膜厚１５０ 人の薄いＳｉＯ□１ｉ
Ｏ□、２５を形Ｊ戊する。なおこれらのｓ＋ｏＪ２２４
、 ２５の存在によって、後述のイオン注入の際にエ
ピタキシャル成長層１２が受りる損傷を軽微とすること
かできると共に注入イオンのチャネリングを防止するこ
とができ、また後述のＮ２雰囲気中での熱処理時にコー
ピタキジャル成長層１２の表面が窒化されるのを防止す
ることができる。
コン基板１にｎ°型の埋込層１１を形成し、次いでｎ型
のエピタ；）−シャル成長層１２を形成した後、このエ
ピタキシャル成長層１２０表面及びｐ型シリコン恭仮１
の裏面を熱酸化して膜厚１５０ 人の薄いＳｉＯ□１ｉ
Ｏ□、２５を形Ｊ戊する。なおこれらのｓ＋ｏＪ２２４
、 ２５の存在によって、後述のイオン注入の際にエ
ピタキシャル成長層１２が受りる損傷を軽微とすること
かできると共に注入イオンのチャネリングを防止するこ
とができ、また後述のＮ２雰囲気中での熱処理時にコー
ピタキジャル成長層１２の表面が窒化されるのを防止す
ることができる。
次にＳｉＯ□膜２４」二にフォ１−レジスト（図示せず
）を塗布して所定のパターンニングを行った後、パター
ンニングされたフォトレジスト てＳｉＯ□膜２４を介してエピタキシャル成長層１２に
ホウ素を高濃度にイオン注入する。次に上述のフメトレ
ジス！・を除去した後、Ｎ２雰囲気中で例えば１０００
°Ｃ程度の高温の熱処理を行うごとによって、第３Ｂ図
に示すようにｐ型シリコン基板１に迄至るＩｒ゛型の分
＾１【拡ｊｌｋ 領域１３．１／ｌを形成する。
）を塗布して所定のパターンニングを行った後、パター
ンニングされたフォトレジスト てＳｉＯ□膜２４を介してエピタキシャル成長層１２に
ホウ素を高濃度にイオン注入する。次に上述のフメトレ
ジス！・を除去した後、Ｎ２雰囲気中で例えば１０００
°Ｃ程度の高温の熱処理を行うごとによって、第３Ｂ図
に示すようにｐ型シリコン基板１に迄至るＩｒ゛型の分
＾１【拡ｊｌｋ 領域１３．１／ｌを形成する。
次にｓｉｏ２１１Ｍ ” ’−ヒにフォトレジスト（図
示せず）を塗布して後述のベース領域１５形成のための
所定のパターンニングを行い、次いでパターンニングさ
れたフォトレジストをマスクとしてホウ素を所定条件で
エピタキシャル成長層１２にイオン注入する。次にフォ
トレジストを除去した後、上述と同様のフォトレジスト
プロセスを用いて後述のグラフ１−・ベース領域２６に
対応する形状にバクーンニンクされたフォトレジストを
マスクとして再びホウ素を所定条件でエピタキシャル成
長層１２にイオン注入する。次にフォトレジストを除去
した後、Ｎ２雰囲気において１０００℃以下の比較的低
温で熱処理を行・うごとにより、上述のようにしてイオ
ン注入されたホウ素を電気的に活性化させると共に深さ
方向に拡散させて第３Ｃ図に示すようにｐ型のベース領
域１５及びｐ゛型のグラフ１−・ベース領域２６を形成
する。
示せず）を塗布して後述のベース領域１５形成のための
所定のパターンニングを行い、次いでパターンニングさ
れたフォトレジストをマスクとしてホウ素を所定条件で
エピタキシャル成長層１２にイオン注入する。次にフォ
トレジストを除去した後、上述と同様のフォトレジスト
プロセスを用いて後述のグラフ１−・ベース領域２６に
対応する形状にバクーンニンクされたフォトレジストを
マスクとして再びホウ素を所定条件でエピタキシャル成
長層１２にイオン注入する。次にフォトレジストを除去
した後、Ｎ２雰囲気において１０００℃以下の比較的低
温で熱処理を行・うごとにより、上述のようにしてイオ
ン注入されたホウ素を電気的に活性化させると共に深さ
方向に拡散させて第３Ｃ図に示すようにｐ型のベース領
域１５及びｐ゛型のグラフ１−・ベース領域２６を形成
する。
次に」二連と同様のフォトレジストプロセスを再度繰り
返してＳｉＯ。膜２４」―に所定形状のフメトレシスト
を形成した後、このフォトレジストをマスクとしてヒ素
を所定条件でエピタキシャル成長層１２中にイオン注入
することにより、第３ １）図に示すようにイオン注入
層２７．２８を形成する。
返してＳｉＯ。膜２４」―に所定形状のフメトレシスト
を形成した後、このフォトレジストをマスクとしてヒ素
を所定条件でエピタキシャル成長層１２中にイオン注入
することにより、第３ １）図に示すようにイオン注入
層２７．２８を形成する。
次に第３Ｂ図に示すように、ＳｉＯ□ＩＩＳｉ ２ ４
上にＣＶＤ法により比較的膜厚の人きいＳｉＯ□膜２９
膜形９する。
上にＣＶＤ法により比較的膜厚の人きいＳｉＯ□膜２９
膜形９する。
次に第３Ｆ図に示すように、ｐ型シリコン基板ｌの裏面
に形成されたＳｉＯ□膜２５−１−にそれぞれＣＶＤ法
により例えばリン濃度が（ｊ，９重量％で１１９厚が２
０００人のＰｓＧＩＩ々３０及び例えば１模ｊゾ３００
０人のＳｉＯ□膜３１全３１被着形成する。なおこれら
の■）ｓｃｌｌり３０及びＳｉＯ□膜３１全３１時には
、Ｃ Ｖ Ｉ）装置の試料ボルダ−上に、ｐ型シリコン
法板１の裏面に形成されたＳｉＯ□膜２５が−１−例に
なるように基板を載置する必要があるので、エピタキシ
ャル成長層１２がボルダ−との接触によって傷付けられ
る恐れがあるが、この恐れは比較的膜ｊ￥の大きいＳｉ
Ｏ□膜２つによって取り除かれる。
に形成されたＳｉＯ□膜２５−１−にそれぞれＣＶＤ法
により例えばリン濃度が（ｊ，９重量％で１１９厚が２
０００人のＰｓＧＩＩ々３０及び例えば１模ｊゾ３００
０人のＳｉＯ□膜３１全３１被着形成する。なおこれら
の■）ｓｃｌｌり３０及びＳｉＯ□膜３１全３１時には
、Ｃ Ｖ Ｉ）装置の試料ボルダ−上に、ｐ型シリコン
法板１の裏面に形成されたＳｉＯ□膜２５が−１−例に
なるように基板を載置する必要があるので、エピタキシ
ャル成長層１２がボルダ−との接触によって傷付けられ
る恐れがあるが、この恐れは比較的膜ｊ￥の大きいＳｉ
Ｏ□膜２つによって取り除かれる。
次にＮ２雰囲気中で例えば１．０００℃程度の高温の熱
処理を行うことにより、イオン注入層２７．２８中のヒ
素を電気的に４Ｉｉ性化させると共に深さ方向に拡＋ｌ
ｋさ・Ｕて、第３Ｇ図に示すようにそれぞれｎ゛型のエ
ミッタ領域１７及びコレクタの取り出し領域１８を形成
する。これと同時に、ｐ Ｓ に膜３０中に含まれるリ
ンかＳｉＯ□１％２５を通過し゛ｒｐ型シリニ１ンノ、
１ルｌの裏面に拡散するごとによっ′（リン拡散層４が
形成される。なオ辷１．述の熱処理Ｇこよって５ｉＯｄ
ｌＡ ２５中にもリンが絋）１（されるイ１ｊ果、この
ＳｉＯ□１１莫２５も１．’ Ｓ Ｇ膜に変化するため
、第３Ｇ図においζεＪごのＩ’ Ｓ Ｇ膜とＣＶ ｌ
Ｄ法により被着形成されたＰ Ｓ Ｇ Ｉｆり３０とを
まとめてＰＳＧＩＩ父３０として表した。なおこの場合
、ベース領域１５と埋込層１１との間にコレクタ領域２
１が構成される。
処理を行うことにより、イオン注入層２７．２８中のヒ
素を電気的に４Ｉｉ性化させると共に深さ方向に拡＋ｌ
ｋさ・Ｕて、第３Ｇ図に示すようにそれぞれｎ゛型のエ
ミッタ領域１７及びコレクタの取り出し領域１８を形成
する。これと同時に、ｐ Ｓ に膜３０中に含まれるリ
ンかＳｉＯ□１％２５を通過し゛ｒｐ型シリニ１ンノ、
１ルｌの裏面に拡散するごとによっ′（リン拡散層４が
形成される。なオ辷１．述の熱処理Ｇこよって５ｉＯｄ
ｌＡ ２５中にもリンが絋）１（されるイ１ｊ果、この
ＳｉＯ□１１莫２５も１．’ Ｓ Ｇ膜に変化するため
、第３Ｇ図においζεＪごのＩ’ Ｓ Ｇ膜とＣＶ ｌ
Ｄ法により被着形成されたＰ Ｓ Ｇ Ｉｆり３０とを
まとめてＰＳＧＩＩ父３０として表した。なおこの場合
、ベース領域１５と埋込層１１との間にコレクタ領域２
１が構成される。
この後、Ｓ ｉ （１２膜２９．２４におし〕るグラフ
ｌ−・ベース領域２６、エミッタ５Ｎ（域１１及び口／
ツタの取り出し領域１８に対応する部分の一部をそれぞ
れエツチング除去して開口を形成し、これらの開１］を
Ｕ しテヘＸ 領域１５、工３ ・ノ’ｙ １ｉＪｌ
ｈ、、’ｃ ｌ ７及びコレクタ領域２１の取り出し電
極をそれぞれ形成した後、バイポーラＩ Ｃの通常の製
造ゾ１１シスに従って−１−程を進めてノ＼イボーラ１
０を完成さ一部る。なお上述の取り出し電極形成用の開
１１を二にノチングにより形成する際、ｐ型ソリ′：Ｊ
ンノ、（板１の裏ｒｌｉｉに形成されているｓ ｒ （
１２１１簗３１及びｌ） Ｓ に膜３０もエツチング除
去されてリン拡ｊ１父層４かρ１冒１１されるが、この
エソチンク上程以降の丁、稈においてば７５０ ’Ｃ以
Ｆの低温の熱処理しか１１ねないため、リンの外力拡１
１には殆ど問題になら４１′い。
ｌ−・ベース領域２６、エミッタ５Ｎ（域１１及び口／
ツタの取り出し領域１８に対応する部分の一部をそれぞ
れエツチング除去して開口を形成し、これらの開１］を
Ｕ しテヘＸ 領域１５、工３ ・ノ’ｙ １ｉＪｌ
ｈ、、’ｃ ｌ ７及びコレクタ領域２１の取り出し電
極をそれぞれ形成した後、バイポーラＩ Ｃの通常の製
造ゾ１１シスに従って−１−程を進めてノ＼イボーラ１
０を完成さ一部る。なお上述の取り出し電極形成用の開
１１を二にノチングにより形成する際、ｐ型ソリ′：Ｊ
ンノ、（板１の裏ｒｌｉｉに形成されているｓ ｒ （
１２１１簗３１及びｌ） Ｓ に膜３０もエツチング除
去されてリン拡ｊ１父層４かρ１冒１１されるが、この
エソチンク上程以降の丁、稈においてば７５０ ’Ｃ以
Ｆの低温の熱処理しか１１ねないため、リンの外力拡１
１には殆ど問題になら４１′い。
上述の実施例により製造されノこノ＼イボーラＩＣの信
頼性を評価するために、１７５°Ｃにおい゛Ｃ工ミノタ
ーヘベー間の接合に３Ｖの逆ノ＼イアス電圧を印加し゛
ζ所定時間Ｂ Ｔ試験を行い、試験前後の１１Ｆ、の変
化を調べた結果、５５２時間の１３Ｔ入験後においても
ｈＦＥの変化は±３％以内であった。一方、比較のため
にリン拡１１に層４を形成していないバイポーラＩｃに
ついて上述と同様のＦ３ Ｔ試験を行ったとごろ、例え
ば試験前には１３０であった１１．１が試験後には８０
となり、ＩＩ Ｆ Ｆか著しく変化した。これらの試験
結果から明らかなように、」二連の実施例により製造さ
れたバイポーラＩＣの信頼（’Ｉは、リン拡１１に層か
形成されていないバイポーラ１０に比べて極めて良好で
あり、このことからｐ型シリコン紮板１の裏面に形成さ
れたリン拡散ｒＶＪ４によってケ・ツタリングが効果的
に行われているのかわかる。なおリン拡ｔＢ！層４のン
−１・抵抗（リン湯度に対応する）が２０Ω／口程度の
場合に信頼性が最も良好であった。
頼性を評価するために、１７５°Ｃにおい゛Ｃ工ミノタ
ーヘベー間の接合に３Ｖの逆ノ＼イアス電圧を印加し゛
ζ所定時間Ｂ Ｔ試験を行い、試験前後の１１Ｆ、の変
化を調べた結果、５５２時間の１３Ｔ入験後においても
ｈＦＥの変化は±３％以内であった。一方、比較のため
にリン拡１１に層４を形成していないバイポーラＩｃに
ついて上述と同様のＦ３ Ｔ試験を行ったとごろ、例え
ば試験前には１３０であった１１．１が試験後には８０
となり、ＩＩ Ｆ Ｆか著しく変化した。これらの試験
結果から明らかなように、」二連の実施例により製造さ
れたバイポーラＩＣの信頼（’Ｉは、リン拡１１に層か
形成されていないバイポーラ１０に比べて極めて良好で
あり、このことからｐ型シリコン紮板１の裏面に形成さ
れたリン拡散ｒＶＪ４によってケ・ツタリングが効果的
に行われているのかわかる。なおリン拡ｔＢ！層４のン
−１・抵抗（リン湯度に対応する）が２０Ω／口程度の
場合に信頼性が最も良好であった。
」一連の実施例によれば、第３Ｇ図に示す工程に才９い
゛Ｃ１共通の熱処理によってエミッタ領域１７及び：コ
レクタの取り出し領域１８を形成すると同時にｐ型シリ
コン基板１の裏面にゲッタリング用のリン拡１１９層４
を形成しているので、第１八図〜第１Ｅ図に示す従来の
製造方法に比べて製造工程が簡１略化されるという利点
がある。また第３八図に示ず工程においてｐ型シリ′：
ノン基板１の裏面に形成されたＳｉＯ□膜２５を介し°
（＝１．ＰＳＧ膜３０に含まれるリンをｐ型シリコン裁
扱１の裏面に拡１１にさせることによってリン拡散層４
を形成するようにしているので、本来は不要である」−
述のＳｉＯ□膜２５をエツチング除去する必要がなく、
この点においても製造工程か簡略化されて好ましい。
゛Ｃ１共通の熱処理によってエミッタ領域１７及び：コ
レクタの取り出し領域１８を形成すると同時にｐ型シリ
コン基板１の裏面にゲッタリング用のリン拡１１９層４
を形成しているので、第１八図〜第１Ｅ図に示す従来の
製造方法に比べて製造工程が簡１略化されるという利点
がある。また第３八図に示ず工程においてｐ型シリ′：
ノン基板１の裏面に形成されたＳｉＯ□膜２５を介し°
（＝１．ＰＳＧ膜３０に含まれるリンをｐ型シリコン裁
扱１の裏面に拡１１にさせることによってリン拡散層４
を形成するようにしているので、本来は不要である」−
述のＳｉＯ□膜２５をエツチング除去する必要がなく、
この点においても製造工程か簡略化されて好ましい。
また上述の実施例によれば、ｌ） Ｓ Ｃ； Ｉｔ業３
０を不純物拡散源として用いてリン拡散層４を形成して
いるので次のような利点がある。即４）、第２Ａ図及び
第２ ｆ３図に示す従来の製造方法においては、既述の
ように１１０（’：１３を不純物拡散源として用いた熱
拡散法によってリン拡散層４を形成し７ているので、こ
の熱拡散時に形成されたＰ Ｓ ｃｌ＆２．１ ！］
＜第２Ｂ図参照）が最終製品に残って１ｌｉＪ湿性劣化
の原因となるという既述の問題があったか、上述の実施
例によればこのような問題は全くない。のめならず、エ
ミッタ領域１７の形成のための不純物として、第２Ａ図
及び第２Ｂ図に示す従来の製造方法乙こおい゛（は用い
ることのできなかったヒ素を用いることができる。
０を不純物拡散源として用いてリン拡散層４を形成して
いるので次のような利点がある。即４）、第２Ａ図及び
第２ ｆ３図に示す従来の製造方法においては、既述の
ように１１０（’：１３を不純物拡散源として用いた熱
拡散法によってリン拡散層４を形成し７ているので、こ
の熱拡散時に形成されたＰ Ｓ ｃｌ＆２．１ ！］
＜第２Ｂ図参照）が最終製品に残って１ｌｉＪ湿性劣化
の原因となるという既述の問題があったか、上述の実施
例によればこのような問題は全くない。のめならず、エ
ミッタ領域１７の形成のための不純物として、第２Ａ図
及び第２Ｂ図に示す従来の製造方法乙こおい゛（は用い
ることのできなかったヒ素を用いることができる。
また」、述の実施例においては、第３Ｆ図に示ず上程に
おいてＰ Ｓ Ｃ月模３０上にＳ ｉ ０２膜３１がら
成る保護膜を形成しているので、第３Ｇ図に示す−［稈
において行われる高温の熱処理時にＰ Ｓ Ｇ膜３゜か
らリンが外力拡散−ｊるのを防止することができる。
おいてＰ Ｓ Ｃ月模３０上にＳ ｉ ０２膜３１がら
成る保護膜を形成しているので、第３Ｇ図に示す−［稈
において行われる高温の熱処理時にＰ Ｓ Ｇ膜３゜か
らリンが外力拡散−ｊるのを防止することができる。
なお−上述の実施例においては、保護膜としてＳｉＯ□
膜３１膜用１たが、リンの外方拡散を防止し得るもので
あれば他の祠料から成る膜を用いてもよい。また第３Ａ
図に示す工程において形成した５ｉＯｚｌｌＱ ２４
、 ２５の膜厚は実施例の値乙こ限定されるものではな
く 、５ｉＯｚ膜２４を通してエピタキシャル成長層１
２中に不純物をイオン注入し得ること及び５ｉＯ７膜２
５を通してｐ型シリコン基板１の裏面にリンを拡散しく
：）ることの２つの条件を満足すれば実施例とは異なる
膜厚を用いてもよ＜、一般には５０〜５００人の膜厚が
好ましい。
膜３１膜用１たが、リンの外方拡散を防止し得るもので
あれば他の祠料から成る膜を用いてもよい。また第３Ａ
図に示す工程において形成した５ｉＯｚｌｌＱ ２４
、 ２５の膜厚は実施例の値乙こ限定されるものではな
く 、５ｉＯｚ膜２４を通してエピタキシャル成長層１
２中に不純物をイオン注入し得ること及び５ｉＯ７膜２
５を通してｐ型シリコン基板１の裏面にリンを拡散しく
：）ることの２つの条件を満足すれば実施例とは異なる
膜厚を用いてもよ＜、一般には５０〜５００人の膜厚が
好ましい。
また上述の実施例においては、エミッタ領域１７及びコ
レクタの取り出し領域Ｉ８を形成するための不純物とし
てヒ素を用い、ベース９．ｒｉ域１５、クラフト・ベー
ス領域２６及び分離拡散領域１３゜１４を形成するだめ
の不純物としてホウ素を用いているが、必要に応して」
二部以外の他の種類の不純物を用いることも勿論０Ｊ能
である。
レクタの取り出し領域Ｉ８を形成するための不純物とし
てヒ素を用い、ベース９．ｒｉ域１５、クラフト・ベー
ス領域２６及び分離拡散領域１３゜１４を形成するだめ
の不純物としてホウ素を用いているが、必要に応して」
二部以外の他の種類の不純物を用いることも勿論０Ｊ能
である。
なお上述の実施例Ｑこおいてば、半入り体）１（板とし
てｐ型シリコン暴板１とエビク・）・ノヤル成長層１２
とから成る２層構造の基板を用いたか、必要に応して単
体のｐ型またはｎ型基板等を用いてもよくさらにシリコ
ンとは異なる祠料から成る２、（仮を用いてもよい。
てｐ型シリコン暴板１とエビク・）・ノヤル成長層１２
とから成る２層構造の基板を用いたか、必要に応して単
体のｐ型またはｎ型基板等を用いてもよくさらにシリコ
ンとは異なる祠料から成る２、（仮を用いてもよい。
応用例
上述の実施例においては本発明に係る半導体装置の製造
方法をバイポーラＩｃの製造に適用し、た場合につき述
べたが、バイポーラＩＣ以外の半導体装置、例えばＭＯ
Ｓ Ｉ ＣＸＣＣＩＪ等の製造にも本発明に係る半導体
装置の製造方法を適用することができる。
方法をバイポーラＩｃの製造に適用し、た場合につき述
べたが、バイポーラＩＣ以外の半導体装置、例えばＭＯ
Ｓ Ｉ ＣＸＣＣＩＪ等の製造にも本発明に係る半導体
装置の製造方法を適用することができる。
発明の効果
本発明に係る半導体装置の製造方法によれば、不純物拡
散源を構成する膜と保護膜とを第２の酸化膜−ヒに順次
形成し、共通の熱処理により、イオン注入された不純物
のうらの少なくとも一種を拡散さ一部て半導体基板の一
方の主面に所定の拡散層を形成すると同時に、上記不純
物拡ｔｌｓ： ａ、を構成する膜に含まれる不純物を第
２の酸化膜を介して半導体ＩＮ板に拡散さ一部てこの半
導体基板の他方の主面に拡１）り層を形成しているので
、ゲッタリングを効果的に行うことができると共に、拡
散層を形成するための熱処理による悪影響を保護膜によ
って防１トすることができ、このために信軒ｌ性が良好
な半導体装置を製造するごとができる。しかも製造上程
がＩＬ較的節中、であり、また素子形成のための不純物
を種々に選ぶことかできるため、製造上極めて好都合で
ある。
散源を構成する膜と保護膜とを第２の酸化膜−ヒに順次
形成し、共通の熱処理により、イオン注入された不純物
のうらの少なくとも一種を拡散さ一部て半導体基板の一
方の主面に所定の拡散層を形成すると同時に、上記不純
物拡ｔｌｓ： ａ、を構成する膜に含まれる不純物を第
２の酸化膜を介して半導体ＩＮ板に拡散さ一部てこの半
導体基板の他方の主面に拡１）り層を形成しているので
、ゲッタリングを効果的に行うことができると共に、拡
散層を形成するための熱処理による悪影響を保護膜によ
って防１トすることができ、このために信軒ｌ性が良好
な半導体装置を製造するごとができる。しかも製造上程
がＩＬ較的節中、であり、また素子形成のための不純物
を種々に選ぶことかできるため、製造上極めて好都合で
ある。
第１八図〜第１ Ｅ図は従来の半導体装置の製造方法の
一例を工程順に示す断面図、第２Ａ図及び第２１３図は
バイポーラＩＣの従来の製造方法の一例を工程順に示す
断面図、第３Ａ図〜第３Ｇ図は本発明に係る半導体装置
の製造方法をバイポーラＩＣの製造に適用しノこ一実施
例を１程１１〔］に示す１ｌＪｉ面図である。 なお図面に用いた符吋Ｇこおいて、 １− ｐ型シリ、二ｌンＷ（及 ４ − リン拡散層 １１− 埋込層 １２−−−− エピタキシャル成長層 １３．１４ −分離拡散領域 ■５ − ベース領域 １７−−− エミソクｆｉＪｆ域 １８−：ルクタの取り出し領域 ２１ − 二ｌレクク領域 ２４ −５ ｉ Ｏｚ膜（第１の酸化膜）２５−−８ｉ
Ｏ７膜（第２の酸化膜） ２６− グラフト・ベース領域 ３０− １）ＳＧＩＩ２（不純物拡散源を構成する膜）
３１−−−−−−５ ｉ Ｏｚ膜（保護膜）である。
一例を工程順に示す断面図、第２Ａ図及び第２１３図は
バイポーラＩＣの従来の製造方法の一例を工程順に示す
断面図、第３Ａ図〜第３Ｇ図は本発明に係る半導体装置
の製造方法をバイポーラＩＣの製造に適用しノこ一実施
例を１程１１〔］に示す１ｌＪｉ面図である。 なお図面に用いた符吋Ｇこおいて、 １− ｐ型シリ、二ｌンＷ（及 ４ − リン拡散層 １１− 埋込層 １２−−−− エピタキシャル成長層 １３．１４ −分離拡散領域 ■５ − ベース領域 １７−−− エミソクｆｉＪｆ域 １８−：ルクタの取り出し領域 ２１ − 二ｌレクク領域 ２４ −５ ｉ Ｏｚ膜（第１の酸化膜）２５−−８ｉ
Ｏ７膜（第２の酸化膜） ２６− グラフト・ベース領域 ３０− １）ＳＧＩＩ２（不純物拡散源を構成する膜）
３１−−−−−−５ ｉ Ｏｚ膜（保護膜）である。
Claims (1)
- 半導体基板を熱酸化してその一方の主面及び他方の主面
にそれぞれ第１及び第２の酸化膜を形成する］二程と、
上記第１の酸化膜を介して」−記半導体基板に素子形成
のための不純物を選択的にイオン注入する工程と、不純
物拡散源を構成する膜と保護膜とを、ト記第２の酸化股
上に順次形成する工程と、共通の熱処理により、上記イ
オン注入された上記不純物のうちの少なくとも一種を拡
散させてト記半導体暴板の上記一方の主面に所定の拡散
層を形成すると同時に、に記不純物拡散源を構成する膜
に含まれる不純物を上記第２の酸化膜を介して上記半導
体基板に拡散させて上記半導体基板の−に記他方の主面
に拡散層を形成するニ［程とをそれぞれ具備することを
特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141684A JPS60154670A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置の製造方法 |
| PCT/JP1985/000339 WO1986007652A1 (en) | 1984-01-25 | 1985-06-17 | Process for manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141684A JPS60154670A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154670A true JPS60154670A (ja) | 1985-08-14 |
Family
ID=11777437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141684A Pending JPS60154670A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0229180A1 (en) * | 1985-06-17 | 1987-07-22 | Sony Corporation | Process for manufacturing semiconductor devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010572A (ja) * | 1973-05-25 | 1975-02-03 |
-
1984
- 1984-01-25 JP JP1141684A patent/JPS60154670A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010572A (ja) * | 1973-05-25 | 1975-02-03 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0229180A1 (en) * | 1985-06-17 | 1987-07-22 | Sony Corporation | Process for manufacturing semiconductor devices |
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