JPS60147157A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60147157A JPS60147157A JP59003756A JP375684A JPS60147157A JP S60147157 A JPS60147157 A JP S60147157A JP 59003756 A JP59003756 A JP 59003756A JP 375684 A JP375684 A JP 375684A JP S60147157 A JPS60147157 A JP S60147157A
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- JP
- Japan
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- circuit
- input
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- semiconductor integrated
- integrated circuit
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- Pending
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- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路会番、特に相補型ＭＯＳトラン
ジスタ構造を有する半導体集積回路に関する。
ジスタ構造を有する半導体集積回路に関する。
（従来技術）
という。）構造を有する半導体集積回路（以下、ＩＣと
いう。）において杜、その入力回路として、例えば第１
図に示す如き回路が広く用いられている。第１図は従来
の０ＭＯ８ＩＣの一例の入力回路の回路図で、１は入力
端子、２は出力端子、３は抵抗、４はダイオード、５は
ＰチャネルＭＯ８トランジスタ（以下、ＰＭＯ８Ｔ と
いう。）、６はＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯ８Ｔという。）、８は電源端子、９は接地端子で
ある。
いう。）において杜、その入力回路として、例えば第１
図に示す如き回路が広く用いられている。第１図は従来
の０ＭＯ８ＩＣの一例の入力回路の回路図で、１は入力
端子、２は出力端子、３は抵抗、４はダイオード、５は
ＰチャネルＭＯ８トランジスタ（以下、ＰＭＯ８Ｔ と
いう。）、６はＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯ８Ｔという。）、８は電源端子、９は接地端子で
ある。
ＰＭＯ８Ｔ５及びＮＭＯ８Ｔ６のゲート及びドレインは
それぞれ接続され、インバータ７を構成している。イン
バータフの出力は出力端子２に接続され、出力端子２は
さらにＩＣの内部ゲートへ接続される。抵抗３及びダイ
オード４は入力端子ｌに静電気などの異常な入力が印加
されたときインバータフの入力ゲートを保護するための
保護抵抗及び保護ダイオードである。
それぞれ接続され、インバータ７を構成している。イン
バータフの出力は出力端子２に接続され、出力端子２は
さらにＩＣの内部ゲートへ接続される。抵抗３及びダイ
オード４は入力端子ｌに静電気などの異常な入力が印加
されたときインバータフの入力ゲートを保護するための
保護抵抗及び保護ダイオードである。
０ＭＯ８構造を有するＩＣにおける入力レベルは通常電
源電圧の１／２に設定されることが多い。
源電圧の１／２に設定されることが多い。
ＴＴＬ構造を有するＩＣと直接インターフェイスを取る
ことが望まれるようになって来ている。このような場合
においては、０ＭＯ８構造を有するＩＣと言えどもＴＴ
Ｌ構造を有するＩＣと同等の入力レベルが要求されるこ
とになる。一般にこのＴＴＬレベルとしては０．８〜２
．０■が広く用いられている。
ことが望まれるようになって来ている。このような場合
においては、０ＭＯ８構造を有するＩＣと言えどもＴＴ
Ｌ構造を有するＩＣと同等の入力レベルが要求されるこ
とになる。一般にこのＴＴＬレベルとしては０．８〜２
．０■が広く用いられている。
０ＭＯ８構造を有するＩＣの入力レベルを’Ｉ’ＴＬレ
ベルに変換する一つの方法として、入力回路を構成する
インバータのＰＭＯ８Ｔ のチャネル幅ＷＰとＮｆ’ｔ
４０８Ｔのチャネル幅ＷＮの比ＷＰ／ＷＮを小さくする
ことによって実現できることが良く知られている。しか
しながら、この方法による入力レベルの変換はＰＭＯ８
Ｔ のチャネル幅ＷＰが極端に小さくなるため、ＰＭＯ
８Ｔのｇｍの低下によりインバータの出力の立上り時間
が極端に遅くなり動作スピードの低下をもたらす大きな
欠点を有している。
ベルに変換する一つの方法として、入力回路を構成する
インバータのＰＭＯ８Ｔ のチャネル幅ＷＰとＮｆ’ｔ
４０８Ｔのチャネル幅ＷＮの比ＷＰ／ＷＮを小さくする
ことによって実現できることが良く知られている。しか
しながら、この方法による入力レベルの変換はＰＭＯ８
Ｔ のチャネル幅ＷＰが極端に小さくなるため、ＰＭＯ
８Ｔのｇｍの低下によりインバータの出力の立上り時間
が極端に遅くなり動作スピードの低下をもたらす大きな
欠点を有している。
第２図はＰＭＯ８ＴとＮＭＯ８Ｔのチャネル幅の比Ｗｐ
／ＷＮと入力レベルＶｌｔｈ及びインバータ７の遅延時
間ｔｐｄの関係の一例を示す特性図で、上記のことを良
く表わしている。
／ＷＮと入力レベルＶｌｔｈ及びインバータ７の遅延時
間ｔｐｄの関係の一例を示す特性図で、上記のことを良
く表わしている。
上記のような欠点を改善する方法の一例として、ＮＭＯ
８Ｔ のスレッショールド電圧（以下、ＶｔｈＮという
。）に対してＰＭＯ８Ｔ のスレッショールド電圧（以
下ｓ ＶｔｈＰという。）を、通常の値より高い値とす
ることにより、０ＭＯ８構造を有するＩＣの入力レベル
を動作速度の著しい低下をもたらさずにＴＴＬレベルま
で下げることが知られでいる。第３図はＰＭＯ８Ｔのス
レッショールド電圧ｖｔｈＰと入力レベル■、。及び遅
延時間ｔｐｄの関係を示す特性図で、上記のことを良く
表わしている。
８Ｔ のスレッショールド電圧（以下、ＶｔｈＮという
。）に対してＰＭＯ８Ｔ のスレッショールド電圧（以
下ｓ ＶｔｈＰという。）を、通常の値より高い値とす
ることにより、０ＭＯ８構造を有するＩＣの入力レベル
を動作速度の著しい低下をもたらさずにＴＴＬレベルま
で下げることが知られでいる。第３図はＰＭＯ８Ｔのス
レッショールド電圧ｖｔｈＰと入力レベル■、。及び遅
延時間ｔｐｄの関係を示す特性図で、上記のことを良く
表わしている。
しかしながら、この方法においては、ＩＣを構成するす
べてのＰＭＯ８ＴのｖｔｈＰが高くなるため、内部回路
の動作速度の低下を避けることができないという欠点が
ある。 ？ （発明の目的） 本発明の目的は、上記欠点を除去することにより、ＣＭ
ＯＢ構造を有する半導体集積回路の入力レベルを動作速
度を低下させることなく、有効な値に容易に設定できる
ところの半導体集積回路を提供することにある。
べてのＰＭＯ８ＴのｖｔｈＰが高くなるため、内部回路
の動作速度の低下を避けることができないという欠点が
ある。 ？ （発明の目的） 本発明の目的は、上記欠点を除去することにより、ＣＭ
ＯＢ構造を有する半導体集積回路の入力レベルを動作速
度を低下させることなく、有効な値に容易に設定できる
ところの半導体集積回路を提供することにある。
（発明の構成）
本発明の半導体集積回路は、相補型Ｍｏｓ トランジス
タ構造を有する半導体集積回路において入力回路を構成
する少なくとも一導電型ＭＯ８トランジスタのスレッシ
ョールド電圧が内部回路を構成する前記−導電型ＭＯ８
）ランジスタのスレッシロールド電圧と異なることがら
構成される。
タ構造を有する半導体集積回路において入力回路を構成
する少なくとも一導電型ＭＯ８トランジスタのスレッシ
ョールド電圧が内部回路を構成する前記−導電型ＭＯ８
）ランジスタのスレッシロールド電圧と異なることがら
構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の一実施例を示すテップレイアウト図で
ある。
ある。
本実施例のチップ１０は、内部回路１１を中央に配置し
、入力回路２１〜２４を周辺に配置したチップレイアウ
トを有し、かつ入力回路２１〜２４を構成するＰＭＯ８
ＴのＶい、は入力レベルが’ｌ’ＴＬレベルを実現する
に適した■ｔｈｐｚ （例えば、−１，６Ｖ）とし、内
部回路１１を構成するＰＭＯ８Ｔ のＶｔｈＰは動作速
度の低下をもたらさないＶｔｈＰ１（例えば、−Ｏ，Ｓ
Ｖ）と設定したものである。
、入力回路２１〜２４を周辺に配置したチップレイアウ
トを有し、かつ入力回路２１〜２４を構成するＰＭＯ８
ＴのＶい、は入力レベルが’ｌ’ＴＬレベルを実現する
に適した■ｔｈｐｚ （例えば、−１，６Ｖ）とし、内
部回路１１を構成するＰＭＯ８Ｔ のＶｔｈＰは動作速
度の低下をもたらさないＶｔｈＰ１（例えば、−Ｏ，Ｓ
Ｖ）と設定したものである。
従って、本実施例においては、入力回路２１〜２４とし
てはＴＴＬレベルの入力に良＜整合−ｃ＠ると共に、内
部回路ｌｌ内における動作速度を低下させることがない
。
てはＴＴＬレベルの入力に良＜整合−ｃ＠ると共に、内
部回路ｌｌ内における動作速度を低下させることがない
。
なお、本実施例のＩＣは、ＮＯ８）ランジスタのスレッ
ショールド電圧の制御は、近年においてはイオン注入に
よって行なわれることが通常で、ＰＭＯ８Ｔ のイオン
注入工程を入力回路の部分と内部回路の部分とにマスク
により別々のイオン注入を行なうことにより容易に製造
することができる。
ショールド電圧の制御は、近年においてはイオン注入に
よって行なわれることが通常で、ＰＭＯ８Ｔ のイオン
注入工程を入力回路の部分と内部回路の部分とにマスク
により別々のイオン注入を行なうことにより容易に製造
することができる。
又、これまでの説明においてはＣＭＯＳ Ｔ を構成す
るトランジスタのうちＰＭＯ８’Ｌ’（ＤＶｔｈｐｔＲ
ならしめる場合を取上げたが、ＮＭＯ８Ｔの■。、を異
ならしめても同様である。
るトランジスタのうちＰＭＯ８’Ｌ’（ＤＶｔｈｐｔＲ
ならしめる場合を取上げたが、ＮＭＯ８Ｔの■。、を異
ならしめても同様である。
（発明の効果）
以上、詳細に説明したとおり１本発明の学導体集積回路
は、ｃＭｏｓ構造において、少〈七も− チャネル幅導
電型のＭＯＳ トランジスタのスレッショールド電圧が
入力回路と内部回路とで、異なることから 代理人なっ
ているので、従来のように動作速度を低下させることな
く、人力レベルを有効な値に容易に設定できるという効
果を有している。
は、ｃＭｏｓ構造において、少〈七も− チャネル幅導
電型のＭＯＳ トランジスタのスレッショールド電圧が
入力回路と内部回路とで、異なることから 代理人なっ
ているので、従来のように動作速度を低下させることな
く、人力レベルを有効な値に容易に設定できるという効
果を有している。
第１図は従来の半導体集積回路の入力回路の一例を示す
回路図、第２図、第３図はその特性図、第４図は本発明
の一実施例を示すチップレイアクト図である。 ｌ・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・抵抗、４・・・・・・ダイオード、５・・
・・・・ＰチャネルＭＯ８トランジスタ、６・・・・・
・ＮチャネルＭＯ８トランジスタ、７・・・・・・イン
バータ、８・・・・・・電源端子、９・・・・・・接地
端子、１０・・・・・・チップ、１１・・・・・・内部
回路、２１〜２４・・・・・・入力回路、■□。・・・
・・・入力レベルｓ■ｔｂＰ・・・・・・ＰチャネルＭ
Ｏ８）ランジスタのスレッショールド電圧ｓ’ｐｄ・・
・・・・遅延時間、ＷＮ、ＷＰ・・・・・・θ ／ ２ 吟／Ｈ／／／ 隼２ヅ 一ノ・、ｔ ２．０ Ｖｔｈｐ ＣＶ） 茅３ｆＪ ３
回路図、第２図、第３図はその特性図、第４図は本発明
の一実施例を示すチップレイアクト図である。 ｌ・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・抵抗、４・・・・・・ダイオード、５・・
・・・・ＰチャネルＭＯ８トランジスタ、６・・・・・
・ＮチャネルＭＯ８トランジスタ、７・・・・・・イン
バータ、８・・・・・・電源端子、９・・・・・・接地
端子、１０・・・・・・チップ、１１・・・・・・内部
回路、２１〜２４・・・・・・入力回路、■□。・・・
・・・入力レベルｓ■ｔｂＰ・・・・・・ＰチャネルＭ
Ｏ８）ランジスタのスレッショールド電圧ｓ’ｐｄ・・
・・・・遅延時間、ＷＮ、ＷＰ・・・・・・θ ／ ２ 吟／Ｈ／／／ 隼２ヅ 一ノ・、ｔ ２．０ Ｖｔｈｐ ＣＶ） 茅３ｆＪ ３
Claims (1)
- 相補型ＭＯ８）ランジスタ構造を有する半導体集積回路
において、入力回路を構成する少なくとも一導電型ＭＯ
８トランジスタのスレッショールド電圧が内部回路を構
成する前記−導電型ＭＯ８トランジスタのスレッショー
ルド電圧と異なることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003756A JPS60147157A (ja) | 1984-01-12 | 1984-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003756A JPS60147157A (ja) | 1984-01-12 | 1984-01-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147157A true JPS60147157A (ja) | 1985-08-03 |
Family
ID=11566022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003756A Pending JPS60147157A (ja) | 1984-01-12 | 1984-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008111356A1 (ja) * | 2007-03-09 | 2010-06-24 | 株式会社朝日ラバー | 過剰圧力開放弁及びそれを有する開放弁ユニット |
-
1984
- 1984-01-12 JP JP59003756A patent/JPS60147157A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008111356A1 (ja) * | 2007-03-09 | 2010-06-24 | 株式会社朝日ラバー | 過剰圧力開放弁及びそれを有する開放弁ユニット |
| US8443840B2 (en) | 2007-03-09 | 2013-05-21 | Asahi Rubber Inc. | Excessive pressure release valve and release valve unit having the release valve |
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