JPS60144025A - デイジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、積分型ディジタル−アナログ変換器に関し
、多ビットのディジタル入力乞高位ビ゛ット側と低位ビ
ット側とでビット数を異にして２群に分け、最長積分時
間をピント数の少ない方の群のデータの最大値に対応し
た計数期間に応じて決めるようにすることにより低速ク
ロックの使用を可能にすると共ＫＩＣ（集積回路）化を
容易にしたものである。

〔第１の従来例〕 従来、第１図に示すような単一積分型ディジタル−アナ
ログ変換器が知られている。制御回路１０は、クロック
信号φヶ計数するためのカウンタをそなえ、とのカウン
タにはディジタル入力ＩＮとしてのデータがプリセット
烙れるようになっているう積分器１２は、入力端子Ｔ１
、出力端子Ｔ２　、オペアンプＯＰ１積分用コンデンサ
Ｃ及びスイッチ装置５ＷＩＹ含んでおり、入力端子Ｔ１
　には、オペアンプＯＰの反転入力端と、コンデンサＣ
の一端と、スイッチ装置ＳＷ１　の一端とが接続され、
出力端子Ｔ２　には、オペアンプｏｐの出力端と、コン
デンサＣの他端と、スイッチ装＠ｓｗｌ　の他端とが接
続されて坊る。オペアンプＯＰの非反転入力端は接地芒
れている。

スイッチ装置ＳＷ１　はコンデンツーＣの充放電ケ制御
するためのもので、制御回路１０からの制御信号Ｓｉ　
ＩＣ応じて開閉制御てれるようになっている。

また、スイッチ装置ＳＷ２は電流源ＩＱ　）１入力端子
Ｔ１　に接続するためのもので、制御回路１０からの制
御信号Ｓ２　に応じて開閉制御妊れるようになっている
。

第１図の回路の動作を第２図について説明すると、まず
、時点ｔｏ　において制御信号Ｓ１　によりスイッチ装
＠　ｓ　Ｗｌ　がオンでれ、それによってコンテンツ°
Ｃから前回の積分動作に基づく電荷が放電される。また
、この放電期間へにおいて、制御回路１０内のカウンタ
にはディジタル人力ＩＮとしてのデータがプリセントさ
れる。

次に、時点ｔ１　になると、制御信号Ｓ１　によりスイ
ッチ装置ＳＷｉ　がオフされる一方、制御信号Ｓ２　に
よりスイッチ装置ａｆｆｓｗ２がオン芒れるつこの結果
、積分動作が開始嘔れるつまた、これと同時に前述のデ
ータフリセットされたカウンタのダウン計数が開始され
る。

この後、カウンタのｄ１数値がオール″０”となってキ
ャリイ信号を発生する時点ｔ２　になると、制御４６号
Ｓ２　によりスイッチ装置＆−Ｓ　ｗ２　がオフされ、
それによって積分期間Ｂが終了する。そして、このとき
の４゛＾分器の出力をサンプルホールドして取出すと、
これがディジタル入力ＩＮに対応したアナログ出力ＶＯ
ＵＴとなる。

上記した単−積分型デイジタルーアナログ変換器は、構
成が簡単であるが、人力ディジタルデータの値により変
換時間（積分時間）が異なり、例えば１６ビツトの人力
データが全ピッドｌ”であるときは２１６−１　＝　６
５５３５個のクロックパルスをｇ１数する間積分が何な
われることになり、変換時間が長くなる欠点を有する。

し第２の従来例〕 上記した単−積分方式の欠点ケ除去しうるディジタル−
アナログ変換器としては、いわゆる同時積分方式のもの
が提案嘔れている（例えば、１日経エレクトロニクスＪ
　１９８２年１月１８Ｂ号、第１８６頁乃至第２１７頁
参照）。第３図は、従来の同時積分型ディジタル−アナ
ログ変換器の一例を概略的に示すものである。

第３図において、積分器１２は、第１図に示したのと同
様の構成になるもので、その入力端子Ｔ１には、スイッ
チ装＠　ｓ　ｗ２１ビ介して上位ビット用電流源■１　
が接続されると共にスイッチ装置５Ｗ２２を介して下位
ビット用電流源工２　が接続されている。電流源■１　
及びＩ２　の電流値をそれぞれ１１及びＩ２　とすると
、これらの値は１１＝２　ｌ２＝２５６Ｉ２なる関係ン
満足するよう定められている。

制御回路加は、ディジタル人力ＩＮとしてσ、）１６ビ
ツトのデータを上位ビット側及びト位ビット側でそれぞ
れ８ビツトずつとなるように２群に分けた場合において
、上位ビット側の８ビツトのデータがプリセット嘔れる
上位カウンタと、１位ビット側の８ビツトのデータがシ
リセットされる下位カウンタとをそなえており、これら
のカウンタはいずれもクロック個分φを計数するように
なっている。

第３図の回路の動作ヶ第４について説明すると、捷す、
時点ｔ６　において制御信号ｓ１　にょシスイッチ装置
ＳＷｌ　がＡンされ、それによってコンデンサＣから前
回の積分動作に基づく電荷が放電される。また、この放
屯期間Ａにおいて、制御回路部内の上位カウンタ及び下
位カウンタにはそれぞれ上位８ビツトのデータ及び下位
８ビツトのデータがプリセットされる。

次に、時点ｔ１　になると、制御信号ｓ１　にょシスイ
ッチ装ｆｉｓＷｉ　がオフされる一方、制御信号８２１
及び８２２によりそれぞれスイッチ装置ｓ　ｗ２１及び
ｓ　ｗ２２がオンでれる。この結果、積分動作が開始さ
れる。また、これと同時に前述のデータフリセットされ
た上位及び１位のカウンタのダウンｄＩ数が開始される
。

ここで、上位カウンタのプリセットデータの値が下位カ
ウンタのそれよシ小さいものとすると、上位カウンタが
下位カウンタより先に例えば時点ｔ２　でキャリイ信号
を発生するつすると、スイッチ装置５ｗ２１が制御信号
・Ｓ２１によってオフされ、積分期間Ｂ１　が終了する
。

この後、下位カウンタがキャリイ信号を発生する時点ｔ
３　になると、制御伯・す８２２によりスイッチ装置ｓ
　Ｗ２２がオフされ、積分期間Ｂ２が終了する。そして
、ｔ４〜ｔｏｌの期間において４′八分器の出カンサン
プルホールドして堆出すと、これがディジタル入力ＩＮ
に対応したアナログ出力”ＯＵＴとなる。

上記した同時積分型ディジタル−アナログ変換器による
と、最長積分時間は、上位８ビツト又は下位８ビツトが
すべてｌ”のときであるから、２８−１＝２５５個のク
ロックパルスを計数する期間に相当し、前述の単一積分
方式の場合に比べて変換時間ン短縮できる利点がある。

しかしながら、ある限られた時間内に変換を終了嘔せる
ようにするためには高速のクロックパルスを必要とする
欠点がある。例えば、オーディオ信号のディジタル−ア
ナログ変換ザイクルは加〔μＳ〕に１回終了するが、２
チヤンネルのステンオ信号を変換する場合を考えると、
最低速変換でも１０〔μ８〕に１回路らなければならな
い。このため、最大２５５個のクロックパルス’ｇｌＯ
（μ８〕以内に入れるためには、クロック周暉数ｆｃを
としなければならない。

このようにクロック周波数が高くなることは、回路素子
自体の高速化と、回路方式の高速化とが要求されること
を意味し、ＩＣ化にあたっては製造プロセスの開発を必
要とするなど多くの困難ン伴う。

〔発明の目的〕

この発明の目的は、積分方式、がもつ精度の良さ、とり
わけ単調性のとシ易さという利点乞そこなうことなく低
速クロックの使用を可能にすると共に　。

ＩＣ化を容易にした新規なディジタル−アナログ変換器
を提供することにある。

し発明の構成及び作用〕 この発明によるディジタル−アナログ変換器にあっては
、多ビットのディジタル人力が高位ビット側と低位ビッ
ト側とでビット数を異にして２群に分ケられる。ビット
数の少ない一方の群のデータはカウンタ等の計数手段に
プリセットされ、ビット数の多い他方の群のデータはラ
ンチ回路等の記憶手段に一時的に記憶式れる。ｕ１数手
段はプリセットデータの値に対応した期間中クロック信
号を計数するものである。

他方の群のデータのビット数に対応した複数の電流源が
設けられ、これらの電流源の電流値は他方の群のデータ
のそれぞれのビットに対応して２進重みがクリられてい
る。また、単一電流源が設けられ、この電流源の’ｔｌ
εが「、値をよ一方の群のデータの最上位ビット又は最
下位ヒツトに対応した電流源の電流値に等しいか又は該
最下位ヒツトの１ビツト上又は該最下位ビットの１ビツ
ト下に対応して２進Ｉ（みがクリられている。

先に第１図について述べたのと同様な１ｔｉＡ成をイボ
する積分器が設けられ、その入力端子には第１及び第２
のスイッチ手段が接続される。、第１のスイツチ手段は
、計数手段の計数出力に基づいてプリセットデータの値
に対応した期間中単一電流源を積分器の入力端子に接続
するためのものである。

捷だ、第２のスイッチ手段は、記憶手段に記憶はれた他
方の群のデータの値に応じて複数の電流源のうちから１
又は複数のものを選択すると共にその選択された電流源
ケ所定の基準時間中積分器の入力端子に接続するための
ものである。

積分器の出力端子からは、ディジタル入力に対応したア
ナログ出力が取出きれる。

このような構成のディジタル−アナログ変換器によれば
、最長積分時間は、ビット数の少ない一方の群のデータ
の最大値に対応した計数期間に応じて決まるようになり
、計数手段に供給すべきクロック信号とし７ては、第３
図の回路で使用したものより周波数が低いものを使用す
ることができるつまた、低速クロックの使用かり能にな
るので、■Ｃ化も容易となる。

〔実施例〕

第５図は、この発明の一実施例によるディジタル−アナ
ログ変換器の回路構成を示すものでらる。

制御回路刃は、ディジタル入力ＩＮとして１６ビツトの
データを受取るもので、このデータは上位６ビツトのデ
ータｐＨとＴ−位１０ヒツトのデータＤＬ　とに二分さ
れる。上位６ビツトのデータＤＨは、上位２進化タイミ
ング回路３２内の上位カウンタ３２ａにツリセラトチれ
るようになっている。また、下位１０ビツトのデータＤ
Ｌは下位タイミング回路３４内の下位ランチ回路３４８
に一時的に記憶されるようになっている。なお、第５図
では、人力データの一例として、上位６ビツトがｒｏｏ
ｌｏｏｌＪ、下位１０ビツトがｒｏｏｏｏｏｏｏｌｏｏ
−１なるデータケ示しである。

上位カウンタ３２ａは、６ビツトのダウンカウンタから
なるもので、クロック信号φの１パルス毎にｘ−ｆつプ
リセットデータの値を減少させルヨウになっている。

電流源ｉｏ、２ｉ０．２　ｉｏ−２ｓ（１は、データＤ
Ｌの１０ビツトに対応して設けられたもので、各々のｒ
（）；流値ｉｏ、　２１（１，２２１０・・２９ｉ０は
データＤＬのそれぞれのビットに対応して２進重みがつ
りられている。

スイッチ装＠に１〜ＫＩＯは、電流源１０〜２１０にそ
れぞれ対応して設けられたもので、下位タイミング回路
３４からの各ビット毎の制御信号Ｍ１〜ＭＩＯに応じて
それぞれ対応する電流源を積分ラインＬ１又は接地ライ
ンＬ２に切換えるようになっている。

電流源２１０ｉｏは、データＤＨに関する積分ケ行なう
ために設りられたもので、その電流値は２１０．。

で、下位最犬電、流２　ｉＱの２倍となっている。

積分器１２Ｆｉ、第１図について前述したのとＩｉＪ様
な構成のもので、その入力端子ＴＩ　には第１のスイッ
チ装置ｓ　ｗ３１及び第２のスイッチ装置ｓ　Ｗ：１２
が接続されている。第１のスイッチ装＆　Ｓ　ＷＢ２は
、上位２進化タイミング回路３２からの制御信号８３１
に応じて１Ｌ流源２”ｉＱＹ入力端子Ｔ１　又は接地側
に切換えるためのものである。また、第２のスイッチ装
置Ｓ　ＷＢ２は、下位タイミング回路あからの制御信号
８３２に応じて積分゛ラインＬｌ　４入力端子上記回路
の動作においては、ます制御信号ＳＩによりスイッチ装
置ｓ　ｗｌ　がオン芒れ、コンデンサＣから前回の積分
動作に基づく電彷■が放電される。この放電期間にも・
いて、上イ）ンカウンタ３２．には上位６ビツトのデー
タＤＨがソリセットされると共に上位ランチ回路３／ｌ
、ＬＶＬＣは−Ｆ位田川ピントデータＤＬがロードされ
る。データＩ）Ｌが下旬ランチ回路３４ａにロード婆れ
ると、データＩ）Ｌにおいて°＋　、　１＋であるビッ
トＶＣ対応した゛電流源が積分ラインＬ１　に接続され
る。すなわち、絹５図の人力データの例では％’ｄｉｌ
Ｊ御イコ号Ｍ３によりスイッチ装置に３　が積分ライン
Ｌ１　に切換わり、積分ラインＬ１　に電流源ｚ２ｔｏ
が接続訟れる。

次に、変換命令が来ると、制御Ｇ’＋号８１　Ｋよりス
イッチ装ａ　Ｓ　Ｗ、　がオフ坏扛る一方、スイッチ装
置５Ｗ３１が制御信号５Ｗ３１によシ、スイッチ装置５
Ｗ３２が制御信号Ｓ３２によりそれぞれオン場れる。こ
の結果、積分動作が開始芒れる。また、これと同時に上
位カウンタ３７！＆のダウン計数が開始二τ　４１　ス
、 制御４ｒ’　＠　’Ｓ　３２は、スイッチ装置Ｓ　ＷＢ
２　Ｙクロック信号φの１周期の間だけ入力端子Ｔｌ　
側に切換えるように発生芒れるので、スイッチ装置ｓ　
Ｗ：３２はクロックｈｉ号φの１周期終了時に接地側に
切換えられ、それによって下位ｌＯビットに関する積分
動作が終了する。

この後、上位カウンタ３２３が全ビット″′０″になる
と、スイッチ装置ｓ　ＷＳ２が制御信号８３１により接
地側に切換えられ、それによって上位６ビツトに関する
積分動作が終了する。

この積分動作の終了直後の積分器出力ｔザンフルホール
ドして取出すと、・これがディジタル入力ＩＮに対応し
たアナログ出力ｖｏｔｙ’ｒとなる。第５図の入力デー
タの例において、コンデンサＣの容量値ＹＣ、クロック
（ｆｉ号φの周期ｔＴφとすると、下１〜ンビット側の
積分出力は、 ＣＸＴφ×２Ｉｏｘｌ となり、上位ビット側の積分出力は、 ＣＸＴφＸ２１０ｉ（Ｉ　Ｘ　（２３＋１３となる。そ
して、下位ビット側及び上位ビット側双方による実際の
積分出力は、 ＣＴφ２２ｉ０　＋ＣＴφ２　ｉ（Ｉ　Ｘ　９＝　９２
２０　Ｃ’ｒφｉ　。

となる。

上記したディジタル−アナログ変換器によれば、最長積
分時間は、上位６ビツトがすべて”１”のときであるか
ら、２−１＝６３個のクロツクパルスン計数する期間に
相当し、クロック周波数ｆφは、となる。このクロック
周波数は、第３図の回路で使用されるものに比べて十分
低いものである。

〔第１の変形例〕 第６図は、第５図の回路においで上位ビット側の積分人
力部を改変した第１の変形例を示すものである。この例
では、スイッチ装置ｆ　Ｓ　ｗａｔに′■流源２’ｉＱ
　Ｙ接続すると共に上位カウンタ３２１　として７ビツ
トのダウンカウンタを用い、このカウンタには最下位ビ
ラトラ空きにして上位６ビツトのデータＤＨＹツリセッ
トするようにしたものである。

電流源２１０の電流値は下位最大電流と同じ２’１０で
、２　ｔ６ｃｌ）　ｌ／２となっているが、上位カウン
タ３２ａは全ビット”０”になるまでの計数期間が２倍
になるので、データＤＨに関しては第５図の場合と同じ
値の積分出力を得ることができる。

〔第２の変形例〕 第７図は、第５図の回路において上位ビット側及び下位
ビット側の積分入力部ｌ改変した第２の変形例ン示すも
のである。

制御回路４０は、ディジタル人力ＩＮとして１６ビツト
のデータを受取るもので、このデータは上位１０ピント
のデータＤＩと下位６ビツトのデータＤＬとに二分嘔れ
る。上位ｌＯビットのデータＤＨは上位タイミング回路
４２内の上位ラッチ回路４２．Ｌに一時的に記憶される
ようになっている。、また、）位６ビツトのデータＤＬ
　は下位２進化タイミング回路４４内の下位カウンタ４
４．にプリセットされＡ↑らＶｆｒつイいふ− 下位カウンタ４４ａは、第５図の上位カウンタ３２ａと
同様の構成を有し、同様に動作するものである。

電流源２ｉｇ、２２ｉｏ、２３１ｇ　−２１０ｉ０は、
データＤＨの１０ビツトに対応して設けられたもので、
各々の電流値２ｉＱ、２２１Ｑ、２３ｉｏ−２１０ｉ（
１はデータＤＨのそれぞれのビットに対応して２進重み
がつけられている。

スイッチ装置Ｋｌ”ＫＩＯは、電流源２ｉｏ〜２１０ｉ
。

にそれぞれ対応して設けられたもので、上位タイミング
回路４２からの各ビット毎の制御信号Ｍｌ〜ＭＩＯに応
じてそれぞれ対応する電流源を積分ラインＬ１　又は接
地ラインＬ２　に切換えるようになっている。

電流源ｉＱ　は、データＤＩ、に関する積分を行なうた
めに設けられたもので、その電流値は１ｏ　で、上位最
小電流２ｉ０の１／２となっている。

スイッチ装ｆｉｔ　Ｓ　ＷＳ２は、上位タイミング回路
４２からの制御信号８４１　Ｋよって開閉制御１１−ｇ
れ、スイッチ装置ｓ　ｗ３２は、下位２進化タイミング
回路４４からの制御信号Ｓ４２によって開閉制御される
。この場合、スイッチ装置５ｗ３１がオンする時間は下
位カウンタ４４＆の全ビットが１”のときの計数期間に
対応するように定められる。制御信号Ｓ４１及びＳ４２
は第５図の回路における制御信号８３２及び８３１とそ
れぞれ同様の機能を有するものである。

第７図の回路におい七−１畠位ビット側の積分１１ｂ作
及び低位ビット１１すの積分動作はそれぞれ第５図の回
路における高位ビット側の積分動作及び低位ビット側の
積分動作と同様であり、第５図の場合と同様のクロック
周波数低減効果が得られる。

なお、第７図の回路においても第６図に準じた回路配置
ケ採用することができる。すなわち、電流源ｔｇ　に代
えて電流値２１０の’ｔｉｔ流諒を用いると共に下位カ
ウンタ４４８とそのプリセットデータはその壕まにして
、上位側積分時間、すなわちスイッチ装置ｓ　ｗ３１が
オンする時間を下位カウンタ４匂の全ビットが°“１”
のときの計数期間の２倍に対応するように定めれはよい
。

上記実施例では、１６ビツトのデータを１０ビツトと６
ビツトとの２群に分けるようにし７たが、この分は方は
例えば９ビツトと７ピツト等であってもよい。

〔発明の効果〕

以上のように、この発明によれば、多ビットのディジタ
ル入力を高位ビット側と低位ビット側とでビット数を入
圧して２群に分け、ビット数の少ない方の群のデータに
ついてはそのデータの値に対応した期間中単一電流源に
よる積分ケ行ない、他方の群のデータＩ／Ｃついてはそ
のデータのそれぞれのビットに対応した複数の電流源の
うちからデータの値に応じて選択烙れるｌ又は複数の電
流源を用いて基準時間のあいだ積分ケ行なうようにした
ので、最艮檀分時間はビット数の少ない一方の１１ｆ：
のデータの最大値に対応した計数期間に応じて決まるも
のとなり、低速クロックの使用がム」能となる。このた
め、ＩＣ化にあたっても、従来の簡単な製造プロセスを
採用でき、高速クロック使用の場合に比べて収率を向上
させることができる。

また、積分方式がもつ精度、とりわけ単調性の良芒−と
いう利点もそなえている。

【図面の簡単な説明】

第１図は、従来の単一積分型ディジタル−アナログ変換
器を示す回路図、 第２図は、第１図の回路における積分器出力の時間的変
化を示すグラフ、 第３図は、従来の同時積分型ディジタル−アナログ変換
器を示す回路図、 第４図は、第３図の回路における積分器出力の時間的変
化を示すグラフ、 第５図は、この発明の一実施例によるディジタル−′ア
ナログ変換器を示す回路図、 第６図は、第１の変形例を示す回路図、第７図＆：ｌ　
、第２σ）変形例をノＦオ回路図である。 １０　、２０　、３０　、４０＝−制御回路、１２−４
１’を分器、３２・・・上位２進化タイミング回路、３
２．Ｌ・・・上位カウンタ、３４・・・下位タイミング
回路、３４８・・・下位ランチ回路、４２・・・上位タ
イミング回路、４２１・・・上位ランチ回路、４４・・
・ド位２進化タイミング回路、４４８・・・下位カウン
タ、Ｓ　ｗｉ　＋　Ｓ　Ｗ２１　、　Ｓ　Ｗ２２　、　
Ｓ　Ｗ３１　、　Ｓ　Ｗ３２　＊Ｋｌ　〜ＫＩＯ”’ス
イッチ装置、Ｉｏ−Ｉ２．ｉｏ〜２　”　１０−ｍ、流
詠。 出願人　日本楽器製造株式会社 代理人　弁理士　伊　沢　敏　昭 第１図 第２図 第３１４ 第４図

Claims (1)

1. 【特許請求の範囲】 （、）多ビットのディジタル入力を一方の群より他方の
   群のビット数が多くなるようにして上位ビット側及び下
   位ビット側の２群に分けた場合において、前記一方の群
   のデータがプリセットされ、そのプリセットデータの値
   に対応した期間中クロック信号を計数する計数手段と、 （ｂｌ前記他方の群のデータを一時的に記憶する記憶手
   段と、 ｌｃｌ前記前方他方のデータのビット数に対応した複数
   の電流源であって、各々の電流値が前記他方の群のデー
   タのそれぞれのビットに対応して２進重みづけされてい
   るものと、。 （ｄｌ単一電流源であって、その電流値が前記一方の群
   の最上位ビット又は最下位ピントに対応した電流源の電
   流値に等しいか又は該最上位ビットのｌピッ１上又は該
   最下位ビットの１ビツト下に対応して２進重みづけされ
   ているものと、（，１入力端子、出力端子及びこれらの
   端子間に接続された積分用コンダン？を有する積分器と
   、（ｆｌ前記計数手段の計数出力に基づいて前記シリセ
   ットデータの値に対応した期間中前記単一電流源を前記
   入力端子に接続する第１のスイッチ手段と、 （ｇ）前記記憶手段に記憶された前記他方の群のデータ
   の値に応じて前記複数の電流源のうちから１又は複数の
   ものを選択すると共にその選択された一流源を所定の基
   準時間中前記入力端子に接続する第２のスイッチ手段と
   をそなえ、 前記出力端子から前記ディジタル人力に対応したアナロ
   グ出力を取出すようにしたことを特徴とするディジタル
   −アナログ変換器。