JPS60140839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60140839A JPS60140839A JP58250061A JP25006183A JPS60140839A JP S60140839 A JPS60140839 A JP S60140839A JP 58250061 A JP58250061 A JP 58250061A JP 25006183 A JP25006183 A JP 25006183A JP S60140839 A JPS60140839 A JP S60140839A
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- JP
- Japan
- Prior art keywords
- insulator
- resist film
- film
- substrate
- resist
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Solid State Image Pick-Up Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくはＸ−Ｙマトリ
ックス形の撮像デバイスの画素分離用の絶縁物を半導体
基板に埋め込む方法に関する。
ックス形の撮像デバイスの画素分離用の絶縁物を半導体
基板に埋め込む方法に関する。
（２）技術の背景
（１）
電荷注入デバイスの１つとして、Ｘ−Ｙマトリ・ノクス
形の撮像デバイスが知られている。第１図の平面図を参
照すると、半導体基板に画素１がマトリックス形に形成
されている。各画素１は相互に分離されなければならず
、それには電極を用いる方法と絶縁物の領域を形成する
方法とがある。本発明は絶縁物２を用いて画素１を分離
する方法に係わる。
形の撮像デバイスが知られている。第１図の平面図を参
照すると、半導体基板に画素１がマトリックス形に形成
されている。各画素１は相互に分離されなければならず
、それには電極を用いる方法と絶縁物の領域を形成する
方法とがある。本発明は絶縁物２を用いて画素１を分離
する方法に係わる。
（３）従来技術と問題点
従来の画素分離のための絶縁物理込みの方法を第２図を
参照して説明すると、先ずその（ａｌに示される如く半
導体基板１１上にレジスト膜１２を形成し、それを画素
および絶縁物の埋込み領域に対応してパターニングして
レジストパターンを形成する。
参照して説明すると、先ずその（ａｌに示される如く半
導体基板１１上にレジスト膜１２を形成し、それを画素
および絶縁物の埋込み領域に対応してパターニングして
レジストパターンを形成する。
次いで第２図（ｂｌに示される如く、レジスト膜１２の
パターンをマスクにしてウェットエツチングで基板１１
をエツチングし、絶縁物を埋め込む溝１１ａを形成する
。
パターンをマスクにしてウェットエツチングで基板１１
をエツチングし、絶縁物を埋め込む溝１１ａを形成する
。
次に第２図（Ｃ）に示される如く絶縁物１３ （Ｓｉ、
３Ｎ１゜ＳｉＯ２など）を全面に通常の技術で被着し、
溝（２） １１ａを埋め込む。
３Ｎ１゜ＳｉＯ２など）を全面に通常の技術で被着し、
溝（２） １１ａを埋め込む。
次いで第２図Ｆｄｌに示される如くリフト・オフによっ
てレジスト膜１２を除くと、その上の絶縁物１２はレジ
ストと共に除去され（リフト・オフ）、溝１１ａ内にの
み絶縁物が残る。
てレジスト膜１２を除くと、その上の絶縁物１２はレジ
ストと共に除去され（リフト・オフ）、溝１１ａ内にの
み絶縁物が残る。
最後に第２図（ｅｌに示される如く全面に絶縁膜１４（
例えばＳｉＯ２膜）を形成し、引続き電極１５を形成す
る。
例えばＳｉＯ２膜）を形成し、引続き電極１５を形成す
る。
上記の工程で第２図ｆｂ）を参照して説明した基板１１
のエツチングのときに、エツチングは基板の上下方法だ
けでなく水平方向にも進行し、レジスＩ・膜１２の開口
端部分１２ａがひさしの如くに張り出た形状となり、端
部分１２ａの下に空隙が形成される。
のエツチングのときに、エツチングは基板の上下方法だ
けでなく水平方向にも進行し、レジスＩ・膜１２の開口
端部分１２ａがひさしの如くに張り出た形状となり、端
部分１２ａの下に空隙が形成される。
その結果、第２図ｔｃ＋を参照して説明した絶縁物の被
着において、レジスト膜を取り除いた後に溝１１ａの縁
部分に絶縁物で埋め込まれない凹み１３ａが形成される
。その結果、絶縁物１３の上に形成される電極〕５が凹
み１３ａの部分で断線し易くなる問題がある。
着において、レジスト膜を取り除いた後に溝１１ａの縁
部分に絶縁物で埋め込まれない凹み１３ａが形成される
。その結果、絶縁物１３の上に形成される電極〕５が凹
み１３ａの部分で断線し易くなる問題がある。
（４）発明の目的
（３）
本発明は上記従来の問題に鑑み、半導体基板に溝を形成
してその溝を絶縁物で埋めて撮像デバイスの画素分離領
域を形成する際に、溝を絶縁物で平坦に、すなわち溝の
縁部分で凹みが形成されることのないよう埋め込む方法
を提供することを目的とする。
してその溝を絶縁物で埋めて撮像デバイスの画素分離領
域を形成する際に、溝を絶縁物で平坦に、すなわち溝の
縁部分で凹みが形成されることのないよう埋め込む方法
を提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板の撮像デ
バイスの画素の分離絶縁物を埋め込む方法において、前
記基板上に形成したレジスト膜および光感光性のないエ
ツチング可能材料の薄膜よりなるパターンをマスクにし
て前記基板を等方性エツチングする工程、前記薄膜をマ
スクにする斜め露光により前記レジスト膜の開口端部分
を露光し現像する工程、および前記薄膜をマスクにして
該基板の凹部に所定の絶縁物を被着する工程を含むこと
を特徴とする半導体装置の製造方法を提供することによ
って達成される。
バイスの画素の分離絶縁物を埋め込む方法において、前
記基板上に形成したレジスト膜および光感光性のないエ
ツチング可能材料の薄膜よりなるパターンをマスクにし
て前記基板を等方性エツチングする工程、前記薄膜をマ
スクにする斜め露光により前記レジスト膜の開口端部分
を露光し現像する工程、および前記薄膜をマスクにして
該基板の凹部に所定の絶縁物を被着する工程を含むこと
を特徴とする半導体装置の製造方法を提供することによ
って達成される。
（６）発明の実施例
以下本発明実施例を図面を参照して説明する。
（４）
第３図（ａ）：
化合物半導体基Ｍｊ、２１上に１．０μｍの厚さに第１
層レジスト膜２２、その上に光を感光しないがエツチン
グされうる材料の金属膜２３を３０００人の厚さに、そ
の上に第２層レジスト膜２４を第１層レジスト膜とほぼ
同じ厚さく １．０μｍ）に順に形成し、第２層レジス
ト膜２４を画素および分離領域に対応してパターニング
する。
層レジスト膜２２、その上に光を感光しないがエツチン
グされうる材料の金属膜２３を３０００人の厚さに、そ
の上に第２層レジスト膜２４を第１層レジスト膜とほぼ
同じ厚さく １．０μｍ）に順に形成し、第２層レジス
ト膜２４を画素および分離領域に対応してパターニング
する。
第３図でｂ）ニ
レジスト膜２４のパターンをマスクにして金属膜２３を
エツチングし、金属膜２３のパターニングを行う。
エツチングし、金属膜２３のパターニングを行う。
第３図（Ｃ）：
前記の如くパターニングされた金属膜２３をマスクにし
て第１層レジスト膜２２を露光、現像してパターニング
し、同時に、第２Ｎレジスト膜２４を除去する。このパ
ターニングは第２層レジスト膜２４のパターニングと同
じである。
て第１層レジスト膜２２を露光、現像してパターニング
し、同時に、第２Ｎレジスト膜２４を除去する。このパ
ターニングは第２層レジスト膜２４のパターニングと同
じである。
第３図（ｄ）：
基板２１をウェットエツチングで１．０μｍの深さく５
） にエツチングして、絶縁物理込み用の溝２１ａを形成す
る。このエツチングにおいて、第２図（ｂｌを参照して
説明した従来例の場合と同様に、基板は」１下方向だけ
でなく横方向にもエツチングされ、レジスト膜２２の開
口端部分２２ａはひさしの如くに張り出る。
） にエツチングして、絶縁物理込み用の溝２１ａを形成す
る。このエツチングにおいて、第２図（ｂｌを参照して
説明した従来例の場合と同様に、基板は」１下方向だけ
でなく横方向にもエツチングされ、レジスト膜２２の開
口端部分２２ａはひさしの如くに張り出る。
第３図（ｅ）：
パターニングされた金属膜２３をマスクにして図に矢印
で示す如く斜め露光によってレジスト端部分２２ａの露
光と現像をすると、端部分２２ａは図示の如くに除去さ
れる。前記現像は、斜め露光の角度にも影響されるが、
第１層レジスト膜２２の厚さよりは大に現像可能である
ので、端部分２２ａはほとんどすべて除去される。
で示す如く斜め露光によってレジスト端部分２２ａの露
光と現像をすると、端部分２２ａは図示の如くに除去さ
れる。前記現像は、斜め露光の角度にも影響されるが、
第１層レジスト膜２２の厚さよりは大に現像可能である
ので、端部分２２ａはほとんどすべて除去される。
第３図（ｆ）：
次いで全面に絶縁物２５（Ｓｉ３Ｎす、５Ｉ０２など）
をプラネタリ方式で被着して溝２１ａを埋めると、絶縁
物は端部分２２ａのあったところにもまわり込んで、溝
２１ａはほぼ完全に絶縁物で埋め込まれる。
をプラネタリ方式で被着して溝２１ａを埋めると、絶縁
物は端部分２２ａのあったところにもまわり込んで、溝
２１ａはほぼ完全に絶縁物で埋め込まれる。
第３図（ｇ）：
（６）
リフト・オフによって第１層しジス１へ膜２２とその」
−の金属膜２３および絶縁物２５を除去し、引続き絶縁
＋１央２６、電極２７を従来例の場合と同様に形成する
と、溝２１ａの縁部分も絶縁物２５で埋め込まれて表面
が平坦になっているから、絶縁膜２６とその−にの電極
２７もほぼ平坦に形成され、従来例の如く電極２７の断
線のおそれはない。
−の金属膜２３および絶縁物２５を除去し、引続き絶縁
＋１央２６、電極２７を従来例の場合と同様に形成する
と、溝２１ａの縁部分も絶縁物２５で埋め込まれて表面
が平坦になっているから、絶縁膜２６とその−にの電極
２７もほぼ平坦に形成され、従来例の如く電極２７の断
線のおそれはない。
（７）発明の効果
以」二詳細に説明した如く本発明によれば、半導体の絶
縁分離領域を形成するため基板に掘られた溝の縁部分に
も絶縁物を被着することが可能となり、溝を平坦に絶縁
物で埋め込むことができ、その上に断線のおそれのない
電極が形成されうるので、製造される撮像デバイスの製
造歩留りと信頼性を高めるに効果がある。
縁分離領域を形成するため基板に掘られた溝の縁部分に
も絶縁物を被着することが可能となり、溝を平坦に絶縁
物で埋め込むことができ、その上に断線のおそれのない
電極が形成されうるので、製造される撮像デバイスの製
造歩留りと信頼性を高めるに効果がある。
第１図はＸ−Ｙ７トリックス形撮像デバイスの画素の平
面図、第２図は第１図の８素の絶縁分離を形成する従来
方法の工程を示す断面図、第３図は本発明の方法を実施
する工程における半導体装置（７） 要部の断面図である。 ２１−半導体基板、２２−第１層レジスト膜、２３−金
属膜、２４−第２層レジスト腺、２５−絶縁物、２６−
絶縁膜、２７−電極（８） 彎 １ 図 第２図
面図、第２図は第１図の８素の絶縁分離を形成する従来
方法の工程を示す断面図、第３図は本発明の方法を実施
する工程における半導体装置（７） 要部の断面図である。 ２１−半導体基板、２２−第１層レジスト膜、２３−金
属膜、２４−第２層レジスト腺、２５−絶縁物、２６−
絶縁膜、２７−電極（８） 彎 １ 図 第２図
Claims (1)
- 半導体基板の撮像デバイスの画素の分ｌｉ！Ｉｔ絶縁物
を埋め込む方法において、前記基板上に形成したレジス
）ｌｌｆｆおよび光感光性のないエツチング可能材料の
薄膜よりなるパターンをマスクにして前記基板を等方性
エツチングする工程、前記薄膜をマスクにする斜め露光
により前記レジスト膜の開口端部分を露光し現像する工
程、および前記薄膜をマスクにして該基板の四部に所定
の絶縁物を被着する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250061A JPS60140839A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250061A JPS60140839A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140839A true JPS60140839A (ja) | 1985-07-25 |
Family
ID=17202215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250061A Pending JPS60140839A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140839A (ja) |
-
1983
- 1983-12-28 JP JP58250061A patent/JPS60140839A/ja active Pending
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