JPS60140797A - パネルを架へ插入する時の信号出力処理方式 - Google Patents
パネルを架へ插入する時の信号出力処理方式Info
- Publication number
- JPS60140797A JPS60140797A JP25032783A JP25032783A JPS60140797A JP S60140797 A JPS60140797 A JP S60140797A JP 25032783 A JP25032783 A JP 25032783A JP 25032783 A JP25032783 A JP 25032783A JP S60140797 A JPS60140797 A JP S60140797A
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- JP
- Japan
- Prior art keywords
- panel
- connector
- terminal
- signal processing
- rack
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- Pending
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- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は信号処理回路を内蔵するパネルをコネクタを介
して架へ挿入するとき、直流電圧が印加されたことによ
る信号処理回路の不安定な出力が架へ伝送されることを
禁１卜する信号出方処理方式（２）従来技術と問題点 通信機器・電子機器は架と通称される箱状の筐体に主と
してプリント配線済みのパネルを挿入し、所定の動作を
行わせている。パネルを架に挿入するとき、プラグイン
形式のコネクタを使用し、データ信号の授受・動作電源
の印加を行っている。
して架へ挿入するとき、直流電圧が印加されたことによ
る信号処理回路の不安定な出力が架へ伝送されることを
禁１卜する信号出方処理方式（２）従来技術と問題点 通信機器・電子機器は架と通称される箱状の筐体に主と
してプリント配線済みのパネルを挿入し、所定の動作を
行わせている。パネルを架に挿入するとき、プラグイン
形式のコネクタを使用し、データ信号の授受・動作電源
の印加を行っている。
従来のコネクタ付近の信号線・電源線を示す概略構成は
第１図に示すようになっている。コネクタＣＮＴは差込
口ＰＬと受口ＪＫとで構成され、通常パネルＰＮＬ側が
差込口（ｔ＆）、架ＲＫ側が受口（雌）となっていて、
差込口が受口に嵌入して接続される。パネルＰ Ｎ Ｌ
内の信号処理回路ｃｃＴは架からの信号を受けて処理す
る回路ＣＣＴ１と、自身で信号を発注して架へ送出する
＠路ｃｃＴ２とがある。コネクタの差込口端子５ＧＩＩ
、５Ｇ１２は信号処理回路ＣＣＴ１に対する信号印加用
差込口、コネクタのＪＳＧＩＩ、ＪＳＧ１２は同受口を
示し、該受口は架ＲＫ内の信号処理回路ＯＣＴ１０と接
続される。またコネクタＣＮＴの差込口５Ｇ２２は信号
処理回路ＣＣＴ２に対する信号出方用差込口、ＪＳＧ２
２は同受口を示し、該受口は架ＲＫ内の信号処理回路０
ＣＴ２０七接続される。バネ／Ｉ／ Ｐ Ｎ Ｌ内の各
信号処理回路ＣＣＴ１．ＣＣＴ２に対する動作電源はパ
ネルＰ Ｎ Ｌに内蔵してなく、架へ挿入したとき架か
ら受ける構成となっている。
第１図に示すようになっている。コネクタＣＮＴは差込
口ＰＬと受口ＪＫとで構成され、通常パネルＰＮＬ側が
差込口（ｔ＆）、架ＲＫ側が受口（雌）となっていて、
差込口が受口に嵌入して接続される。パネルＰ Ｎ Ｌ
内の信号処理回路ｃｃＴは架からの信号を受けて処理す
る回路ＣＣＴ１と、自身で信号を発注して架へ送出する
＠路ｃｃＴ２とがある。コネクタの差込口端子５ＧＩＩ
、５Ｇ１２は信号処理回路ＣＣＴ１に対する信号印加用
差込口、コネクタのＪＳＧＩＩ、ＪＳＧ１２は同受口を
示し、該受口は架ＲＫ内の信号処理回路ＯＣＴ１０と接
続される。またコネクタＣＮＴの差込口５Ｇ２２は信号
処理回路ＣＣＴ２に対する信号出方用差込口、ＪＳＧ２
２は同受口を示し、該受口は架ＲＫ内の信号処理回路０
ＣＴ２０七接続される。バネ／Ｉ／ Ｐ Ｎ Ｌ内の各
信号処理回路ＣＣＴ１．ＣＣＴ２に対する動作電源はパ
ネルＰ Ｎ Ｌに内蔵してなく、架へ挿入したとき架か
ら受ける構成となっている。
即ち信号処理回路ＣＣＴ１、ＣＣＴ２に対する電源回路
としてコネクタの差込口端子ＰＷ＋とＰＥ−が、コネク
タの受口端子としてＰＥ十とＥ−があり、ＰＲ＋は通常
＋５Ｖの電圧源に接続されている。このときコネクタの
各差込口と受口の空間的位置が互いに揃っているため、
パネルを架へ挿入するとき、各差込口には同時に信号ま
たは直流電圧が印加され、各信号処理回路は互いに同時
に動作を開始する。直流電圧印加時に各信号処理回路は
その出力が不定の状態となることがある。
としてコネクタの差込口端子ＰＷ＋とＰＥ−が、コネク
タの受口端子としてＰＥ十とＥ−があり、ＰＲ＋は通常
＋５Ｖの電圧源に接続されている。このときコネクタの
各差込口と受口の空間的位置が互いに揃っているため、
パネルを架へ挿入するとき、各差込口には同時に信号ま
たは直流電圧が印加され、各信号処理回路は互いに同時
に動作を開始する。直流電圧印加時に各信号処理回路は
その出力が不定の状態となることがある。
特に信号の印加に対し応答動作をすることではなく、例
えば所定時間毎にパルス信号を発するようなディジタル
回路であったとき、動作開始時に初期化される必要があ
るが、電源印加時に発振動作を開始し所定のパルスをデ
ィジタル回路のリセット端子に印加するまでは、ディジ
タル回路の出方が１°゛、“０”の何れとなるかは、回
路構成または回路特性によって一定でない。若し回路ｃ
ｃＴ２がこの種ディジタル回路であって、その出方信号
を架ＲＫ内の信号処理回路ＣＣＴ２Ｏへ送出す゛ると、
回路ＣＣＴ２Ｏの動作が当初から不定となりその出力を
パネル挿入の当初から使用できない欠点があった。この
現象に対する対策は現在採用されていない。
えば所定時間毎にパルス信号を発するようなディジタル
回路であったとき、動作開始時に初期化される必要があ
るが、電源印加時に発振動作を開始し所定のパルスをデ
ィジタル回路のリセット端子に印加するまでは、ディジ
タル回路の出方が１°゛、“０”の何れとなるかは、回
路構成または回路特性によって一定でない。若し回路ｃ
ｃＴ２がこの種ディジタル回路であって、その出方信号
を架ＲＫ内の信号処理回路ＣＣＴ２Ｏへ送出す゛ると、
回路ＣＣＴ２Ｏの動作が当初から不定となりその出力を
パネル挿入の当初から使用できない欠点があった。この
現象に対する対策は現在採用されていない。
（３）発明の目的
本発明の目的は前述の欠点を改善し、信号処理回路を内
蔵するパネルをコネクタを介して架へ挿入するとき、直
流電圧が印加されたことによる信号処理回路の不安定な
出力が架へ伝送されることを禁止する信号処理方式を提
供することにある。
蔵するパネルをコネクタを介して架へ挿入するとき、直
流電圧が印加されたことによる信号処理回路の不安定な
出力が架へ伝送されることを禁止する信号処理方式を提
供することにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、信号処理
回路を内蔵し、コネクタを介して架に設げたコネクタ受
口と接触させるパネルにつき、信号処理回路とその出力
αＦ１１子間電子入され、制御電圧により信号通過の制
御される素子と、コネクタ差込口の電源端子とパネル差
込み後設置される端子間にパネルをコネクタ受口に挿入
する時に時間差を生ずるように前記両端子に位置的段差
を設けたコネクタ差込口とを具備し、月つ前記制御素子
の制御極は前記設置される端子に直接接続し、電源端子
には抵抗を介して接続することである。
回路を内蔵し、コネクタを介して架に設げたコネクタ受
口と接触させるパネルにつき、信号処理回路とその出力
αＦ１１子間電子入され、制御電圧により信号通過の制
御される素子と、コネクタ差込口の電源端子とパネル差
込み後設置される端子間にパネルをコネクタ受口に挿入
する時に時間差を生ずるように前記両端子に位置的段差
を設けたコネクタ差込口とを具備し、月つ前記制御素子
の制御極は前記設置される端子に直接接続し、電源端子
には抵抗を介して接続することである。
（５）発明の実施例
以下第２図に示す本発明の一実施例について説明する。
第２図は第１図と対応して示すコネクタＣＮＴの構成を
示し、第１図と同一符号は同様のものを示している。第
２図において、ＯＢ、Ｆは信号通過の制御される素子で
、信号処理回路の−っＣＣＴ２と、その出力端子となる
信号出力用差込ＤＳＧ２２との間に挿入されている。素
子ＯＢＦは例えばトライステート素子を使用し、制御極
ＣＴＥを有している。制御極ＣＴＥに印加される電圧に
より、公知のようにトライステート素子は信号通過と遮
断とを制御ずろ。第２図に示すように制御極ＣＴＥはコ
ネクタＣＮＴの素子制御線差込口端子ＣＥ−と直接接続
され、差込口端子ｐｗ十とは抵抗Ｒを介して接続されて
いる。また差込口端子ＰＷ＋とＣＥ−とはコネクタ受口
に対する空間的位置が揃ってなく、挿入時に時間差を生
ずるように位置的段差ＤＴを設けである。第２図におい
ては素子制御線と対応する端子ＣＢ−だけが挿入時遅れ
てコネクタ受口と接触するように、例えば差込口端子Ｃ
Ｅ−を後退させて段差をつけておく。
示し、第１図と同一符号は同様のものを示している。第
２図において、ＯＢ、Ｆは信号通過の制御される素子で
、信号処理回路の−っＣＣＴ２と、その出力端子となる
信号出力用差込ＤＳＧ２２との間に挿入されている。素
子ＯＢＦは例えばトライステート素子を使用し、制御極
ＣＴＥを有している。制御極ＣＴＥに印加される電圧に
より、公知のようにトライステート素子は信号通過と遮
断とを制御ずろ。第２図に示すように制御極ＣＴＥはコ
ネクタＣＮＴの素子制御線差込口端子ＣＥ−と直接接続
され、差込口端子ｐｗ十とは抵抗Ｒを介して接続されて
いる。また差込口端子ＰＷ＋とＣＥ−とはコネクタ受口
に対する空間的位置が揃ってなく、挿入時に時間差を生
ずるように位置的段差ＤＴを設けである。第２図におい
ては素子制御線と対応する端子ＣＢ−だけが挿入時遅れ
てコネクタ受口と接触するように、例えば差込口端子Ｃ
Ｅ−を後退させて段差をつけておく。
また差込口ＣＥ−と対応する受「１端子Ｊ ＣＥ−は接
地電位としておく。
地電位としておく。
今パネルＰＮ’Ｌを架へ挿入を始めるとき、コネクタＣ
ＮＴにおいて差込ロ端子ＣＥ−以外は、同時に対応する
受口端子に接触するから、そのとき信号処理回路ＣＣＴ
１．ｃｃＴ２−凹は動作を開始する。差込口端子ＣＢ−
は未だ受口端子と接触してないため、その電位は抵抗Ｒ
を介したＰｗ十の＋５ＶにＭｆ（持され、トライステー
ト素子の制御極ＣＴＥも＋５ｖとなる。したがってトラ
イステ−！−素子の高インピーダンスのため、信号処理
回路ＣＣＴ２の出力ば差込口端子５Ｇ２２に到達できな
い。パネルＰ Ｎ Ｌが架ＲＫへ完全に挿入されたとき
、差込口端子ＣＢ−は受口端子ＪＣＢ−と接触するから
、素子制御極ＣＴＥの電位は接地電位となる。
ＮＴにおいて差込ロ端子ＣＥ−以外は、同時に対応する
受口端子に接触するから、そのとき信号処理回路ＣＣＴ
１．ｃｃＴ２−凹は動作を開始する。差込口端子ＣＢ−
は未だ受口端子と接触してないため、その電位は抵抗Ｒ
を介したＰｗ十の＋５ＶにＭｆ（持され、トライステー
ト素子の制御極ＣＴＥも＋５ｖとなる。したがってトラ
イステ−！−素子の高インピーダンスのため、信号処理
回路ＣＣＴ２の出力ば差込口端子５Ｇ２２に到達できな
い。パネルＰ Ｎ Ｌが架ＲＫへ完全に挿入されたとき
、差込口端子ＣＢ−は受口端子ＪＣＢ−と接触するから
、素子制御極ＣＴＥの電位は接地電位となる。
したがってトライステート素子は低インピーダンスとな
り、信号処理回路ＣＣＴ２の出力は差込口端子５Ｇ２２
に到達できる。このときコネクタのＣＥ−以外の差込口
端子は、受口内において従来より段差ＤＴの長さだけ深
く入りこんでいる。
り、信号処理回路ＣＣＴ２の出力は差込口端子５Ｇ２２
に到達できる。このときコネクタのＣＥ−以外の差込口
端子は、受口内において従来より段差ＤＴの長さだけ深
く入りこんでいる。
第３図は第２図の動作タイムチャートを示している。（
ａｌ乃至ｆｃｌの符号は第２図と対応させている。
ａｌ乃至ｆｃｌの符号は第２図と対応させている。
即ちｆａｌはパネルＰＮＬの電源回路差込口端子ＰＷ＋
を示し、（ｂｌはパネルＰＮＬのトライステート素子制
御極の電位を示し、ｔｃ＋はパネルｒ’ Ｎ Ｉ−の信
号処理回路ＣＣＴ２の出力を示している。またＴ１はＣ
Ｅ−を除く差込口が受口と接触したとき、Ｔ２ばＣＥ−
の差込口が受口と接触したときを示している。即ち時刻
Ｔ１とＴ２の間はパネルＰＮＬが架に挿入途中であり、
パネル内信号処理回路の出力については、架に送出され
ることを禁１卜している。位置的段差ＤＴばしたがって
、パネルを架へ挿入するとき信号処理回１１＆が初期化
されるに十分な時間差をｆＷるだげの距離を持たせるか
、要初期化時間が判ったときはそれをｌ＾−足するよう
に信号処理回路の設計を行う。
を示し、（ｂｌはパネルＰＮＬのトライステート素子制
御極の電位を示し、ｔｃ＋はパネルｒ’ Ｎ Ｉ−の信
号処理回路ＣＣＴ２の出力を示している。またＴ１はＣ
Ｅ−を除く差込口が受口と接触したとき、Ｔ２ばＣＥ−
の差込口が受口と接触したときを示している。即ち時刻
Ｔ１とＴ２の間はパネルＰＮＬが架に挿入途中であり、
パネル内信号処理回路の出力については、架に送出され
ることを禁１卜している。位置的段差ＤＴばしたがって
、パネルを架へ挿入するとき信号処理回１１＆が初期化
されるに十分な時間差をｆＷるだげの距離を持たせるか
、要初期化時間が判ったときはそれをｌ＾−足するよう
に信号処理回路の設計を行う。
以−１−はコネクタＣＮＴについて、差込口のうち素子
制御線と対応する端子ＣＥ−が他より後方に段差を設け
た場合を説明したが、本発明の他の実施例ではコネクタ
ＣＮＴについて、受「１のうち端子ＪＣＢ−について他
より後方に段差を設けてあっても良い。
制御線と対応する端子ＣＥ−が他より後方に段差を設け
た場合を説明したが、本発明の他の実施例ではコネクタ
ＣＮＴについて、受「１のうち端子ＪＣＢ−について他
より後方に段差を設けてあっても良い。
（６）発明の効果
このようにして本発明によると、比較的簡易な構成であ
っても、パネル挿入時にパネル側信号処理回路の発生ず
る不定信号を架へ送出することを有効に禁止し、パネル
側信号処理回路が初期化された後の信号を架へ送出する
。そのため架全体の動作の信頼性が大いに向上する。
っても、パネル挿入時にパネル側信号処理回路の発生ず
る不定信号を架へ送出することを有効に禁止し、パネル
側信号処理回路が初期化された後の信号を架へ送出する
。そのため架全体の動作の信頼性が大いに向上する。
第１図は従来のパネルのコネクタについて概略を示す図
、 第２図は本発明の一実施例の構成を示す図、第３図は第
２図の動作タイムチャートである。 ＰＮＬ−パネル ＲＫ−架 ＣＮ Ｔ”−−コネクタ ＰＬ−差込ロＪＫ−受口 ＣＣＴ１．ＣＣＴ２．ＣＣＴｌ０．ＣＣＴ２Ｏ−信号処
理回路 ０ＢＦ−信号通過の制御される素子 ＣＴＥ−制御極 ＤＴ一段差 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図 １１ １ ＴＩ Ｔ２
、 第２図は本発明の一実施例の構成を示す図、第３図は第
２図の動作タイムチャートである。 ＰＮＬ−パネル ＲＫ−架 ＣＮ Ｔ”−−コネクタ ＰＬ−差込ロＪＫ−受口 ＣＣＴ１．ＣＣＴ２．ＣＣＴｌ０．ＣＣＴ２Ｏ−信号処
理回路 ０ＢＦ−信号通過の制御される素子 ＣＴＥ−制御極 ＤＴ一段差 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図 １１ １ ＴＩ Ｔ２
Claims (1)
- 信号処理回路を内蔵し、コネクタを介して架に設けたコ
ネクタ受口と接触させるパネルにつき、信号処理回路と
その出力端子間に挿入され、制御電圧により信号通過の
制御される素子と、コネクタ差込口の電源端子とパネル
差込み後接地される端子間にパネルをコネクタ受口に挿
入する時に時間差を生ずるように前記両端子に位置的段
差を設けたコネクタ差込口とを具備し、且つ前記制御素
子の制御極は前記接地される端子に直接接続し、電源端
子には抵抗を介して接続することを特徴とするパネルを
架へ挿入する時の信号出力処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25032783A JPS60140797A (ja) | 1983-12-27 | 1983-12-27 | パネルを架へ插入する時の信号出力処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25032783A JPS60140797A (ja) | 1983-12-27 | 1983-12-27 | パネルを架へ插入する時の信号出力処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140797A true JPS60140797A (ja) | 1985-07-25 |
Family
ID=17206258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25032783A Pending JPS60140797A (ja) | 1983-12-27 | 1983-12-27 | パネルを架へ插入する時の信号出力処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134714A (ja) * | 1985-12-06 | 1987-06-17 | Matsushita Electric Ind Co Ltd | インタ−フエ−ス回路 |
-
1983
- 1983-12-27 JP JP25032783A patent/JPS60140797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134714A (ja) * | 1985-12-06 | 1987-06-17 | Matsushita Electric Ind Co Ltd | インタ−フエ−ス回路 |
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