KR200158546Y1 - 신호 안정화를 위한 리셋 제어 회로 - Google Patents

Abstract

본 고안은 데이터 처리 시스템의 도터 보드와 연결되어 각 도터 보드에서 처리된 신호를 목적지에 전송하는 역할의 백 플랜 보드에 관한 것으로, 특히, 도터 보드의 착·탈로부터 발생하는 임펄스에 의하여 시스템의 데이터 오류를 방지할 수 있는 컨넥터의 회로에 관한 것으로서, 백 플랜 보드에 고정된 컨넥터에 길이가 비교적 짧고 다른 단자가 컨넥터에 모두 접속된 후 마지막으로 접속되며 그라운드와 접속되는 제1리셋 단자와, 상기 제1리셋 단자와 접속되는 도터 보드의 제2리셋 단자와, 상기 제2리셋 단자가 상기 제1리셋 단자와 연결되지 않은 경우 하이 상태의 디지털 신호를 출력하는 제1저항과, 제1저항에 의하여 발생된 신호의 상태를 반전시켜 출력하는 인버터와, 인버터의 출력 신호를 인가 받아 증폭하여 출력하는 드라이버와, 드라이버에서 출력된 신호에 의하여 하이 또는 로우 상태의 신호를 출력하는 제2저항과, 제2저항의 로우 출력 신호를 인가 받아 제1리셋 신호를 출력하는 리셋 칩과, 제2저항의 로우 출력 신호와 CPU의 제어 신호를 인가 받아 CPU에 제2리셋 신호를 인가하는 앤드 게이트와, 제1리셋 신호와 제2리셋 신호를 인가 받아 자체적으로 리셋 되고 도터 보드의 모든 신호 입출력 단자를 신호 전송이 불가능한 하이 임피던스 상태로 제어하는 CPU로 구성되는 것을 특징으로 한다.

Description

신호 안정화를 위한 리셋 제어회로

본 고안은 데이터 처리 시스템의 신호 처리용 카드인 다수의 도터 보드(Daughter Board)와 상기 다수의 도터 보드와 연결되어 각 도터 보드에서 처리된 신호를 목적지에 전송하며 또한 필요한 전원을 공급하는 등의 역할을 하는 백 플랜 보드(Back Plane Board)에 관한 것으로, 특히, 도터 보드의 착·탈로부터 발생하는 임펄스에 의하여 시스템의 데이터 오류를 방지할 수 있는 컨넥터의 회로에 관한 것이다.

디지털 데이터를 처리하는 시스템은 각 기능별로 회로가 구성된 다수의 도터 보드가 필요하고, 상기 다수의 데이터 보드와 컨넥터로 접속하며 처리된 신호의 전송 및 필요한 전원을 공급할 수 있는 백 플랜 보드로 구성된다.

상기와 같은 데이터 시스템은 그 처리 용량의 증설 또는 고장 수리 등의 목적에 의하여 상기 도터 보드를 수시로 착·탈할 필요가 있다.

도터 보드의 착·탈 작업은 시스템의 전체 전원이 오프(Off)된 상태에서 이루어질 수도 있으나, 시스템이 정상 동작되는 상태에서, 특히, 대용량의 데이터 처리 능력이 있는 시스템은 전원이 언(On)된 정상 동작 상태에서 필요에 의하여 특정한 도터 보드만 착·탈되는 경우가 많고, 디지털 고속 통신 시스템의 경우, 시스템을 계속 동작시키면서 고장 발생 도터 보드의 수리 및 보수를 위하여 해당 보드의 착·탈을 빈번하게 하여야 한다.

상기와 같은 경우, 착·탈되는 도터 보드로부터 발생하는 임펄스에 의하여 시스템의 데이터 오류가 발생하게 된다.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 신호 안정화 리셋 제어회로를 설명한다.

제1도는 다수의 도터 보드가 실장되는 백 플랜 보드의 구조도이고, 제2도는 종래 기술에 의하여 도터 보드의 삽입시 발생하는 신호 변화도이다.

데이터 신호 처리 시스템은 공통 버스 선로인 다수의 시그널 라인 또는 신호선 단자(1) 등이 형성된 백 플랜 보드(8)와, 각 기능별로 필요한 회로 구성이 되고 처리된 신호의 입출력을 할 수 있는 다수의 시그널 라인 또는 신호선 단자(2,3,4)가 형성되어 있는 다수의 도터 보드(5,6,7)로 구성된다.

상기 백 플랜 보드(8) 및 도터 보드(5,6,7)에서 처리된 신호 등을 입출력하는 선로인 신호선 단자(1,2,3,4)는 일 실시예로서, 백 플랜 보드(8) 및 각 도터 보드(5,6,7)에 각 하나씩만 도시되어 있다.

이하, 상기 구조에 의한 종래 기술의 작용을 첨부된 도면을 참조하여 설명한다.

시스템 백 플랜 보드(8)의 신호선 단자(1)는 각 도터 보드(5,6)의 신호선 단자(2,3)와 연결되고, 상기 백 플랜 보드(8)에는 전원이 공급되는 언(On) 상태로서 도시되지 않은 다른 단자를 통하여 도터 보드(5,6)에 전원을 공급한다.

상기의 구성에 의한 시스템의 데이터 신호는 일 실시예로서, 제2도의 부재번호 9와 같은 임의의 신호로서, 하이(High) 또는 로우(Low)의 디지털(Digital) 신호이다.

상기와 같이 백 플랜 보드(8)와 도터 보드(5,6)가 이미 컨넥터를 통하여 결합되어 있는 상태에서, 다른 도터 보드(7)가 상기 백 플랜 보드(8)에 추가 삽입되는 경우, 도시되지 않은 전원 단자에 의하여 상기 도터 보드(7)에 전원이 먼저 공급되고, 상기 도터 보드(7)의 다수의 신호선 단자(4)가 상기 백 플랜 보드(8)의 컨넥터를 통하여 접속되는 경우, 순간적으로 상기 도터 보드(7)에 의하여 발생되는 순간 역기전력 또는 임펄스에 의하여 상기 백 플랜 보드(8)의 디지털 신호가 변형되고 데이터의 오류가 발생하게 된다.

다시 설명하면, 도터 보드(7)의 모든 신호선 단자가 백 플랜 보드(8)의 컨넥터에 연결된 상태에서 전원이 공급되면, 순간적인 역기전력 또는 임펄스의 발생이 없게 되지만, 도터 보드(7)의 착·탈 작업시 전원 단자가 먼저 연결되어 상기 도터 보드(7)가 동작되고 다수의 신호선 단자(4)가 나중에 접속되면, 상기 도터 보드(7)에 의한 순간적인 역기전력에 의하여 백 플랜 보드(8)의 데이터 신호가 제2도의 부재 번호 11과 같은 상태로 변동이 되고, 이로 인하여 데이터의 오류를 발생시킬 수 있는 문제점이 있었다.

본 고안은 상기와 같은 종래 기술의 문제점을 개선하여 다수의 도터 보드가 백 플랜 보드의 컨넥터에 삽입되어 동작 중에 있을 경우, 나중에 삽입되는 또 다른 도터 보드에 의하여, 동작 중인 다른 도터 보드의 데이터 신호가 오류를 발생하지 않도록 신호를 안정화하는 리셋 제어회로를 제공하는 것이 그 목적이다.

제1도는 다수의 도터 보드를 실장하는 일반적인 전자 시스템의 구조도.

제2도는 종래 기술에 의한 도터 보드 삽입의 경우 신호 변호 상태도.

제3도는 본 발명의 일 실시예에 의한 컨넥터의 구성도.

제4도는 본 발명의 일 실시예에 의한 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1~4 : 신호선 단자 5~7, 32 : 도터 보드

8, 31, 42 : 백 플랜 보드 33 : 백 플랜 컨넥터

34 : 신호선 단자 35, 41 : 제1리셋 단자

43 : 제2리셋 단자 44 : 인버터

45 : 오픈 콜렉터 드라이버 46 : 앤드 게이트

47 : CPU 48 : 리셋 칩

본 고안은 상기와 같은 목적을 달성하기 위하여 안출한 것으로서, 다수의 도터 보드가 하나의 백 플랜 보드에 실장되는 시스템에 있어서, 상기 백 플랜 보드에 고정된 다수의 컨넥터에 길이가 비교적 짧고 다른 단자가 컨넥터에 모두 접속된 후 마지막으로 접속되며 그라운드와 접속되는 제1리셋 단자와, 상기 제1리셋 단자와 접속되는 도터 보드의 제2리셋 단자와, 상기 제2리셋 단자가 상기 제1리셋 단자와 연결되지 않은 경우 하이 상태의 디지털 신호를 출력하는 제1저항과, 상기 제1저항에 의하여 발생된 디지털 신호의 상태를 반전시켜 출력하는 인버터와, 상기 인버터의 디지털 출력 신호를 인가 받아 안정된 전력으로 증폭하여 출력하는 드라이버와, 상기 드라이버에서 출력된 신호에 의하여 하이 또는 로우 상태의 안정된 디지털 파형의 신호를 출력하는 제2저항과, 상기 제2저항의 로우 출력 신호를 인가 받아 제1리셋 신호를 출력하는 리셋 칩과, 상기 제2저항의 로우 출력 신호와 CPU의 제어 신호를 인가 받아 CPU에 제2리셋신호를 인가하는 앤드 게이트와, 상기 리셋 칩으로부터 제1리셋 신호와 상기 앤드게이트로부터 제2리셋 신호를 인가 받아 자체적으로 리셋 되고 도터 보드의 모든 신호 입출력 단자를 신호 전송이 불가능한 하이 임피던스(High Impedance) 상태로 제어하는 CPU로 구성되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 의한 신호 안정화 리셋 회로를 설명한다.

제3도는 본 발명의 일 실시예에 의한 컨넥터의 단면 구조도이고, 제4도는 본 발명의 일 실시예에 의한 신호 안정화 리셋 제어 회로도이다.

본 발명에 의한 신호 안정화 리셋 회로는 시스템의 백 플랜 보드(31,42)에 부착되어 있는 컨넥터(33)의 다수의 신호선 단자(34) 중 하나의 길이를 비교적 짧게 형성한 제1리셋 단자(35,41)와, 상기 백 플랜 보드(31,42)의 컨넥터(33)에 삽입되어 전기적 접촉으로 신호를 전송하는 카드 에지(Card Edge) 형태의 컨넥터에 형성된 다수의 신호선 단자 중 상기 제1리셋 단자(35,41)와 연결되는 제2리셋 단자(43)와, 상기 제2리셋 단자(43)에 연결되어 A점을 형성하며 전원(Vcc)과 연결되어 하이(High) 또는 로우(Low)의 디지털 신호(Digital Signal)를 상기 A점에 출력하는 제1저항(R1)과, 상기 A점의 디지털 신호를 인가받고 반전시킨 후, 출력하는 인버터(Inverter)(44)와, 상기 인버터(44)의 출력 신호를 인가받고 전력을 증폭하여 안정된 전력(Power)의 신호로 출력하는 오픈 콜렉터(Open Collector)의 드라이버(Driver)(45)와, 상기 드라이버(45)와 연결되어 B점을 형성하며 전원(Vcc)과 연결되어 하이(High) 또는 로우(Low)의 디지털 신호(Digital Signal)를 상기 B점에 출력하는 제2저항(R)과, 상기 B점의 로우 상태 디지털 신호를 인가 받아 제1리셋 신호를 출력하는 리셋 칩(Reset Chip)(48)과, 상기 B점의 로우 상태 디지털 신호와 CPU(47)의 제어 신호를 인가 받아 CPU에 제2리셋 신호를 인가하는 앤드 게이트(AND Gate)(46)와, 상기 리셋 칩(48)으로부터 인가된 제1리셋 신호 및 상기 앤드 게이트(46)로부터 인가된 제2리셋 신호를 동시에 인가받을 경우 자체적으로 리셋 되고, 도터 보드(32)의 모든 입출력 선로인 신호선 단자를 신호 전송이 불가능한 하이 임피던스(High Impedance) 상태로 제어하고, 그렇지 않을 경우는 신호의 입출력이 가능한 임의의 전위 상태로 제어하는 기능의 CPU(47)로 구성된다.

이하 상기와 같은 구성에 의한 본 고안의 상세한 작용을 첨부된 도면을 참조하여 설명한다.

첨부된 도면 제3도를 참조하면, 시스템의 메인 보드(Main Board) 성격인 백 플랜 보드(31)에는 도터 보드(32)와 전기적으로 연결되어 처리된 신호를 쌍방으로 전송할 수 있는 기능의 컨넥터(33)가 부착되어 있다. 일반적으로 상기 컨넥터(33)는 암컷형이고, 도터 보드(32)에는 카드 에지(Card Edge)형의 컨넥터가 수컷형으로 형성되어 서로 결합할 수 있는 구조이다.

상기 암 또는 수 컨넥터에는 일정한 규칙으로 다수의 신호선 단자(34)가 형성되어 있으며, 본 고안에서는 상기 컨넥터(33)에 형성된 다수의 신호선 단자(34) 중 특정한 하나의 길이를 비교적 짧게 형성하여 리셋 선로 또는 제1리셋 단자(35)로 사용한다.

제4도를 참조하면, 상기 시스템의 백 플랜 보드(42)에 부착되어 있는 컨넥터(33)의 제1리셋 단자(41)는 시스템의 어스(Earth) 또는 접지 또는 그라운드(Ground) 단자와 연결되어 있다.

또한, 도터 보드(32)의 카드 에지(Card Edge) 컨넥터에는 상기 제1리셋 단자(41)와 연결되는 제2리셋 단자(43)가 있다.

백 플랜 보드(42)의 컨넥터(33)인 암 컨넥터와 도터 보드(32)의 카드 에지 컨넥터인 수 컨넥터가 완전한 삽입에 의하여 접촉이 되면, 상기 제1리셋 단자(41)와 제2리셋 단자(43)는 연결되고, 접지 상태의 제1리셋 단자(41)에 의하여 제2리셋 단자(43)도 접지 상태가 된다.

이 때, 전원(Vcc)과 연결된 제1저항(R1)의 전위가 A점에서 제2리셋 단자(43) 및 제1리셋 단자(41)를 통하여 접지로 흐른다. 그러므로, 상기 인버터의 입력단인 A점은 로우(Low) 상태의 디지털 신호가 인가된다.

그러나, 상기 암 및 수 컨넥터가 완전하게 삽입되지 않은 상태에서 상기 제1리셋 단자(41)와 제2리셋 단자(43)가 결합되지 않게 되면, 상기 A점에는 제1저항(R1)에 의하여 전원(Vcc)의 전위가 인가되고, 상기 인버터(44)의 입력단에는 하이(High) 상태의 디지털 신호가 인가된다.

일 실시예로서, 상기 인버터(44)의 입력단인 A점에 하이(High) 상태의 디지털 신호가 인가될 경우, 즉, 상기 암 및 수 컨넥터가 완전한 삽입에 의하여 접속되지 않은 경우, 상기 인버터(44)는 입력된 하이 상태의 신호를 반전시켜 로우 상태의 디지털 신호로 출력하고, 상기 오픈 콜렉터 드라이버(45)에 의하여 전력 증폭된 후, 로우 상태를 B점에 출력한다.

이 때, 제2저항(R)에 의하여 B점에 인가된 전원(Vcc)의 전위는 상기 드라이버(45)의 내부를 통하여 흐르게 된다. 따라서, 상기 리셋 칩(48) 및 상기 앤드 게이트(46)의 일 측 입력단에는 로우 상태의 디지털 신호가 입력된다.

상기 로우 상태의 신호를 인가받은 리셋 칩(48)은 도면에 도시되지 않은 선로를 통하여 상기 CPU(47)에 제1리셋 신호를 인가한다. 이 때, 상기 CPU(47)는 상기 앤드 게이트(46)에 로우 상태의 제어 신호를 출력한다.

또한, 상기 앤드 게이트(46)의 일 측 입력단에 인가된 로우 신호는 앤드 게이트(46)의 논리(Logic) 회로 특성상, 어느 일 측 입력단에라도 로우 상태의 디지털 신호가 입력되면, 로우 레벨의 신호를 출력함으로, 상기 로우 레벨의 제2리셋 신호를 상기 CPU(47)에 인가하게 된다.

따라서, 상기 CPU(47)는 제2리셋 신호를 인가 받아 자체 리셋(Reset)이 되고, 도터 보드(32)의 모든 입출력 단자인 신호선 단자를 신호 전송이 불가능한 하이 임피던스(High Impedance) 상태로 유지시킨다.

다른 일 실시예로서, 상기 암 및 수 컨넥터가 완전하게 삽입되어 접촉이 된 경우, 즉, 제1 및 제2리셋 단자(41, 43)가 접촉이 된 경우, 제1저항에 의하여 A점에 인가된 전원(Vcc)의 전위는 접지로 흐르게 된다. 따라서, 상기 인버터(44)의 입력에는 로우 상태의 디지털 신호가 인가되고, 하이(High) 상태의 디지털 신호를 출력하여 상기 드라이버(45)에 인가하고, 상기 드라이버(45)는 전력 증폭된 하이 상태의 신호를 B점에 인가함으로, 상기 제2저항(R)에 의하여 인가된 전원(Vcc)의 전위는 하이 상태가 되고, 상기 리셋 칩(48) 및 앤드 게이트(46)에 인가한다.

상기 리셋 칩(48)은 인가된 하이 레벨의 디지털 신호에 의하여 제1리셋 신호를 상기 CPU(47)에 인가하지 않게 된다. 따라서, 상기 CPU(47)는 상기 앤드 게이트(46)의 제어 신호를 하이 상태로 변환하여 출력 및 인가한다.

따라서, 상기 앤드 게이트(46)는 상기 B점으로부터 인가된 하이 상태의 디지털 신호 및 상기 CPU(47)로부터 인가된 하이 상태의 제어 신호에 의하여 하이(High) 상태의 제2리셋 신호를 상기 CPU(47)에 인가한다.

따라서, 상기 CPU(47)는 자체 리셋이 해제되고, 도터 보드(32)의 모든 신호선 단자가 신호 전송이 가능한 임의의 전위 상태로 제어함으로서, 도터 보드(32)는 정상 동작이 된다.

상기와 같은 작용을 요약하여 다시 설명하면, 백 플랜 보드(42)의 제1리셋 단자(41)와 도터 보드의 제2리셋 단자(43)가 연결되기 전에는 A점의 전위는 하이 상태, B점의 전위는 인버터(44)에 의하여 로우 상태이므로 리셋 칩(48)의 출력에 의하여 CPU(47)로부터 AND 게이트(46)의 일 측 입력단에 로우 상태의 신호를 인가하고, 상기 AND 게이트(46)는 또 다른 일 측 입력단에 B점으로부터 로우 신호가 인가됨으로써, 로우 출력을 상기 CPU(47)에 인가한다.

따라서, CPU(47)는 리셋 상태로 되고 도터 보드(32)의 모든 신호선 단자들을 하이 임피던스(High Impedance) 상태로 제어하고, 역기전력 등에 의한 처리 중인 데이터에 오류 신호가 유입되지 않는다.

또한, 도터 보드(32)의 삽입이 완전하게 끝나면 백 플랜 보드(42)의 제1리셋 단자(41)가 도터 보드(32)의 제2리셋 단자(43)에 접속되어서, A점의 전위는 로우 상태로 바뀌고, B점의 전위로 하이 상태로 바뀐다. B점의 전위가 하이 상태로 바뀌었을 때 상기 리셋 칩(48) 및 AND 게이트(46)의 신호에 의하여 상기 CPU(47)는 리셋 상태가 해제되어 도터 보드(32)의 모든 신호선 단자들을 데이터 전송이 가능한 임의의 전위 상태로 만든다.

상기한 바와 같이 구성되어 동작하는 본 고안에 의한 신호 안정화 리셋 제어회로는 다수의 도터 보드가 하나의 백 플랜 보드에 실장되는 시스템에 있어 동작 중인 도터 보드에 오 동작을 야기시키지 않고도 특정한 도터 보드의 실·탈장이 가능하게 해 줌으로써 시스템의 신뢰성을 향상시키고, 특히, 고속 디지털 데이터 통신 시스템의 신뢰성을 향상시켜 주는 효과를 제공한다.

Claims (1)

1. 다수의 도터 보드가 하나의 백 플랜 보드에 실장되는 시스템에 있어서, 상기 백 플랜 보드에 고정된 다수의 컨넥터에 단자 길이가 짧고 다른 단자가 컨넥터에 모두 접속된 후 마지막으로 접속되며 그라운드와 접속되는 단자로 된 제1리셋 단자와, 상기 제1리셋 단자와 접속되는 도터 보드의 제2리셋 단자와, 상기 제2리셋 단자가 상기 제1리셋 단자와 연결되지 않은 경우 하이 상태의 디지털 신호를 출력하는 제1저항과, 상기 제1저항에 의하여 발생된 디지털 신호의 상태를 반전시켜 출력하는 인버터와, 상기 인버터의 디지털 출력 신호를 인가 받아 안정된 전력으로 증폭하여 출력하는 드라이버와, 상기 드라이버에서 출력된 신호에 의하여 하이 또는 로우 상태의 안정된 디지털 파형의 신호를 출력하는 제2저항과, 상기 제2저항의 로우 출력 신호를 인가 받아 제1리셋 신호를 출력하는 리셋 칩과, 상기 제2저항의 로우 출력 신호와 CPU의 제어 신호를 인가 받아 CPU에 제2리셋 신호를 인가하는 앤드 게이트와, 상기 리셋 칩으로부터 제1리셋 신호와 상기 앤드 게이트로부터 제2리셋 신호를 인가 받아 자체적으로 리셋 되고 도터 보드의 모든 신호 입출력 단자를 신호 전송이 불가능한 하이 임피던스 상태로 제어하는 CPU로 구성되는 것을 특징으로 하는 신호 안정화 리셋 제어회로.