KR100452503B1 - 병렬버스 시스템의 오류 방지장치 - Google Patents

Abstract

본 발명은 VME와 같은 병렬버스 시스템에서 라이브 인서션(Live Insertion)시 전원공급 후 보드내 리셋신호가 입력되기 전까지 보드내 각 디바이스에 리셋신호를 공급할 수 있도록 함으로써, 급격한 전류변화에 의해 병렬버스 상의 오류발생을 방지하기 위한 병렬버스 시스템의 오류 방지장치를 제공하기 위한 것으로, 이러한 본 발명은, 백보드의 일반 신호핀 중 하나를 접지핀에 연결되도록 한 안전핀과; 보드내 리셋신호와 연결되어 백보드에 보드가 실장됨에 따라 보드의 리셋상태를 제어하기 위한 리셋제어회로로 구성되어, 라이브 인서션시 VCC 전원이 공급된 직후부터 일반 신호핀이 연결되기 직전까지 보드내 버스제어부 등의 각 디바이스를 리셋시킬 수 있게 됨으로써 버스 에러와 체크섬 에러를 방지하여 시스템의 오동작을 줄일 수 있고, 별도의 TTL IC를 구비하지 않고도 CMOS 형 디바이스를 병렬버스에 직접 연결하여 라이브 인서션이 가능하도록 한다.

Description

병렬버스 시스템의 오류 방지장치 {Apparatus for error protection in parellel bus system}

본 발명은 병렬버스 시스템의 보드실장에 관한 것으로, 특히 VME(Versa Module Euro Bus)와 같은 병렬버스 시스템이 동작중인 상태에서 보드를 실장하는 라이브 인서션시 전원공급 후 보드내 리셋신호가 입력되기 전까지 보드내 각 디바이스에 리셋신호를 공급할 수 있도록 함으로써, 급격한 전류변화에 의해 병렬버스 상의 오류발생을 방지하기에 적합한 병렬버스 시스템의 오류 방지장치에 관한 것이다.

일반적으로 병렬버스 시스템은 다수의 주변장치의 데이터를 하나의 버스를 통해 교환되도록 한다.

이러한 병렬버스 시스템의 인터페이스 회로가 도2에 도시되어 있다. 상기 도2에 도시된 바와 같이 병렬버스는 다수의 채널별로 구분된 데이터를 동시에 전송할 수 있다.

이때 VME 시스템의 경우에는 VME 버스제어부와 주변 버퍼 등으로 병렬버스 인터페이스 회로를 구성하며, 상기 VME 주변 버퍼는 대부분 CMOS 형을 사용하게 된다.

예를 들어 32개의 채널을 갖는 경우에는 각 주변장치와 교환되는 데이터를 식별하기 위한 어드레스 신호(A32)와 해당 어드레스에 의해 지시되는 데이터(D32) 및 다수의 제어신호(Cont)를 전송하기 위한 신호선들을 구비하게 된다.

도1에는 일반적인 보드와 백보드의 구성도가 도시되어 있다. 상기 도1에서 보는 바와 같이 일반적인 시스템은 특정의 동작을 수행하기 위한 보드를 시스템의 백보드에 실장하거나 탈장할 수 있도록 되어 있다.

상기 병렬버스 시스템에서 시스템이 동작중일 때 보드를 투입하는 라이브 인서션(Live Insertion)을 수행하기 위해서는 보드가 실장중인 단계와 보드의 실장이 완료되어 데이터의 전송이 가능한 상태를 분리할 필요가 있다.

상기 보드가 실장중인 단계에서는 보드로 전원이 공급되는 순간에 내의 각종 회로소자에 의한 급격한 전류변화가 유발될 수 있다. 이러한 급격한 전류변화가 병렬버스를 통해 시스템의 다른 보드로 유입되면, 시스템이 오동작할 수도 있다.

따라서 라이브 인서션을 수행하는 경우에는 보드가 완전히 실장되어 안정적인 상태가 될 때까지 해당 보드를 리셋상태로 유지할 것이 요구된다.

이하, 병렬버스 시스템의 보드실장에 대한 종래기술을 설명한다.

먼저, 도3은 종래기술에 의한 병렬버스 시스템의 백보드내 신호핀 배치도이고, 도4는 도3에 의한 장치에서 리셋신호의 타이밍도이다.

상기 도3에 도시된 바와 같이 종래의 백보드는, 접지(GROUND)와 VCC 전원과 일반 신호핀을 구비한다. 이때 각 신호핀은 서로 다른 길이를 갖는다.

즉, 보드가 백보드에 실장되는 단계에서 보면, 접지핀이 가장 먼저 삽입되고 다음에 VCC 전원핀이 삽입되며 이어서 일반 신호핀들이 차례로 삽입된다. 일반 신호핀은 데이터 또는 제어신호 등을 버스와 교환하기 위한 것이다.

그리고 백보드는 병렬버스를 구비하고 있으며, 상기 병렬버스를 통해 실장이 완료된 보드와 데이터를 교환한다.

그런데 CMOS 형의 디바이스를 라이브 인서션 하는 경우에는 추가적으로 TTL 시리즈 버퍼를 각 신호핀 사이에 두거나 별도의 버퍼를 구비하여 실장중인 보드가 병렬버스에 급격한 전류변화 등의 영향을 주지 않도록 보완하게 된다.

또한, 보드실장 단계에서 접지핀이 삽입되고 VCC 전원핀이 삽입되어 보드에 전원이 공급된 다음부터 일반 신호핀이 삽입완료되어 해당 보드의 전원을 안정적으로 공급하여야 하며, 보드실장 후 일정한 시간간격 동안 해당 보드는 리셋상태를 유지하여야 한다.

상기의 동작을 위하여 리셋신호(RESET)를 사용하게 되는데, 상기 리셋신호(RESET)는 보드내에서 만들어지는 리셋신호(ERESET)를 사용한다. 즉, 보드내 리셋신호(ERESET)는 전원이 안정적으로 공급된 후 실장된 보드내에서 만들어져 각 디바이스를 리셋하게 된다.

도4는 보드실장 단계의 리셋신호 타이밍도가 도시되어 있다.

상기 도4에 도시된 바와 같이 실장되는 보드가 전원이 안정적으로 공급되고 난 후 약간의 시간후에 보드내 리셋신호(ERESET)를 만들어서 리셋상태를 유지하게 되며, 보드내 리셋신호(ERESET)가 해제됨으로써 해당 보드와 병렬버스간의 데이터 교환이 가능한 상태가 된다.

그러나 상기 설명한 종래기술은, VME 버스와 공통병렬 버스를 운용하다가 라이브 인서션 하는 경우에 VCC 전원이 해당 보드로 공급된 후 일반 신호핀이 삽입되기 전까지는 리셋신호(RESET)가 확실치 않은 상태가 유발되는 단점이 있었다.

즉, 도3에서 A 구간 동안은 리셋신호(RESET)의 레벨이 확실치 않기 때문에, 도4에서 보는 바와 같이 A 구간동안 해당 보드는 각 회로소자를 리셋하지 못할 수도 있다.

따라서 보드내에 회로소자가 A시간 동안 임의의 오동작이 발생할 수 있으며,그 순간에 급격한 전류 및 전압의 변화가 발생하여 병렬버스의 어드레스, 데이터 및 제어신호에 충격이 가해지는 현상이 유발될 수 있다.

이처럼 병렬버스에 충격이 가해짐으로써, 어드레스 신호가 흔들리면 버스 에러(Bus Error)가 발생하고, 데이터 신호가 흔들리면 체크섬 에러(Checksum Error)가 발생하게 된다. 상기 병렬버스에 발생한 각 오류는 시스템에 큰 장애가 되는 문제점이 있었다.

더불어 CMOS 형 디바이스의 경우에 추가의 TTL 시리즈의 버퍼를 구비하여야만 하는 경우가 많았다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 VME와 같은 병렬버스 시스템에서 라이브 인서션시 전원공급 후 보드내 리셋신호가 보드내 회로소자에 입력되기 전까지 보드내 각 디바이스에 리셋신호를 공급할 수 있도록 함으로써, 급격한 전류변화에 의해 병렬버스 상의 오류발생을 방지하기에 한 병렬버스 시스템의 오류 방지장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 백보드의 일반 신호핀 중 하나를 접지핀에 연결되도록 한 안전핀과; 보드의 리셋상태를 제어하는 리셋제어회로로 상기 안전핀의 출력을 반전시키기 위한 논리부정단과; 상기 논리부정단의 출력과 보드내 리셋신호의 출력을 논리곱연산하여 리셋신호로써 출력하는 논리곱단을 포함하는 것을 특징으로 한다.

도1은 일반적인 병렬버스 시스템의 보드와 백보드 구성도이고,

도2는 일반적인 병렬버스 시스템의 인터페이스 회로구성도이며,

도3은 종래기술에 의한 병렬버스 시스템의 백보드내 신호핀 배치도이고,

도4는 도3에 의한 장치에서 리셋신호의 타이밍도이고,

도5는 본 발명의 일실시예에 의한 병렬버스 시스템의 오류 방지장치의 블록구성도이고,

도6은 도5에 의한 장치의 리셋신호 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 안전핀 12 : 논리부정단 13 : 논리곱단

이하, 상기와 같은 병렬버스 시스템의 오류 방지장치의 기술적 사상에 따른 일실시예에 의거 본 발명의 구성 및 동작을 상세히 설명한다.

먼저, 도5는 본 발명의 일실시예에 의한 병렬버스 시스템의 오류 방지장치의 블록구성도이며, 도6은 도5에 의한 장치의 리셋신호 타이밍도이다.

상기 도5에 도시된 바와 같이 본 발명의 적절한 실시예는, 백보드의 일반 신호핀 중에서 하나를 접지핀에 연결되도록 한 안전핀(Safty Signal, SFTS)(11)과; 보드내 리셋신호와 연결되어 백보드에 보드가 실장됨에 따라 보드의 리셋상태를 제어하기 위한 리셋제어회로(12, 13)로 구성된다.

그리고 리셋제어회로(12, 13)는, 상기 안전핀(11)의 출력을 위상반전시키는 논리부정단(12)과; 상기 논리부정단(12)의 출력과 보드내 리셋신호의 출력을 논리곱 연산하여 리셋신호로써 출력하는 논리곱단(13)으로 구성된다.

이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.

도5에서 본 발명은 백보드의 일반 신호핀 중 하나를 접지핀과 연결시키게 된다. 그리고 안전핀(SFTS)에 풀업(Pull-up) 저항을 연결하여 보드가 백보드에 실장되는 경우 보드로 전원이 공급된 후부터 일반 신호핀이 삽입되기 직전까지의 시간동안에도 리셋신호가 출력되도록 한다.

일반적으로 전원공급의 안정과 라이브 인서션이 가능하도록 하기 위해 백보드의 각 핀들은 FMLB(First Make Last Brake) 방식으로 구성된다. 이처럼 FMLB 방식으로 핀배열된 백보드는 접지핀(GROUND)이 가장 길고 VCC 전원핀이 그 다음 길며, 일반 신호핀들은 짧으면서 서로 동일한 길이를 갖게 된다.

그러므로 보드가 FMLB 방식으로 핀배열된 백보드에 삽입되는 경우에는 접지가 연결된 다음VCC 전원이 연결되고 이어서 일반 신호핀이 차례로 연결된다.

그런데 종래기술에서 FMLB 방식으로 핀배열된 백보드에 보드를 라이브 인서션 하는 경우에는 VCC 전원이 연결된 후부터 일반 신호핀이 연결될 때까지의 시간동안(이하, A시간이라 칭함) 리셋신호가 불확실하게 되는 문제점이 있었다.

또한, A시간 동안 문제가 많이 발생하게 된다.

그래서 본 발명에서는 어떤 레벨인지 알수 없는 A시간 동안 버스 제어부와 같은 주요 디바이스들을 리셋상태로 만들어 주게 된다.

상기와 같이 A시간에 리셋신호를 출력하기 위해 백보드의 일반핀 중의 하나를 안전핀(11)으로 하여 접지핀과 연결시킨다. 접지핀과 안전핀(11)이 내부적으로 연결되어 있는 상태에서 보드에 VCC 전원이 공급되면, 안전핀이 아직 보드와 연결되지 않은 상태이므로 리셋제어회로에서 풀업저항의 영향으로 논리부정단(12)의 출력은 로우(Low) 레벨이 되므로 논리곱단(13)의 출력레벨은 보드내 리셋신호(ERESET)의 레벨에 무관하게 로우레벨이 된다.

상기에서 VCC 전원은 보드내의 풀업(Pull-up) 저항에 의해 논리부정단(12)의 하이레벨로 입력되며, 논리곱단(13)의 출력(RESET)은 보드내 버스 제어부 등과 같은 디바이스들을 리셋시키는 신호가 된다.

이러한 리셋제어회로에서 리셋신호(RESET)의 타이밍도는 도6에 도시되어 있다.

상기 도6에 도시된 바와 같이 리셋신호는 A시간 동안에도 공급된다. 그리고보드의 실장이 더 진행되어 일반 신호핀의 삽입이 이루어져 안전핀(SFTS)(11)이 보드에 연결되면, 안전핀(11)이 접지핀에 연결되어 있기 때문에 논리부정단(12)의 출력은 하이(High) 레벨이 된다.

논리부정단(12)의 출력이 하이레벨이면, 논리곱단(13)에서 출력되는 리셋신호(RESET)의 레벨은 보드내 리셋신호(ERESET)의 레벨에 의해 결정된다. 그런데 일반 신호핀이 연결되는 순간부터 보드내 리셋신호(ERESET)가 공급되기 때문에, A시간이 지난 순간에 보드내 리셋신호(ERESET)는 로우레벨의 신호로써 논리곱단(13)으로 입력된다.

따라서 보드내 리셋신호(ERESET)가 로우레벨로써 입력되는 동안에는 논립곱단(13)에서 출력되는 리셋신호(RESET)는 로우레벨이 되어 각 디바이스를 리셋시키게 된다.

이러한 보드내 리셋신호(ERESET)에 의해 디바이스가 리셋되는 동작은 종래기술과 동일하다. 그래서 실장되는 보드에 대한 정상적인 리셋동작이 완료되면, 리셋신호(RESET)는 해제되어 해당 보드의 정상동작이 가능한 상태가 된다.

그러므로 FMLB 방식으로 핀배열된 백보드에 보드를 실장하는 경우, A시간 동안에도 리셋신호(RESET)를 확실히 공급하여 CMOS 형 디바이스 등에 오동작이 발생되지 않도록 할 수 있다. 따라서 CMOS 형 디바이스를 위한 별도의 TTL 시리즈 버퍼를 구비할 필요가 없게 된다.

이와 같이 본 발명은, 병렬버스 시스템에서 라이브 인서션시에 전류, 전압의 순간적 변화로 인해 어드레스 라인이 흔들리거나 데이터 라인이 흔들림으로써, 버스 에러 또는 체크섬 에러가 발생하여 시스템을 다운시킬 수도 있었던 문제점 및 TTL 시리즈 버퍼 등을 추가로 구비하여야 하는 종래기술의 불편을 극복할 수 있게 된다.

즉, 라이브 인서션 시 A시간을 확실하게 리셋하게 되며 병렬버스 제어부 및 주변회로에 로우레벨의 리셋신호(RESET)를 확실하게 공급함으로써, 해당 디바이스의 불안정한 급격한 전류/전압 변화를 방지하여 시스템의 오동작을 저감시킬 수 있게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 발명에 의한 병렬버스 시스템의 오류 방지장치는, VME 버스와 같은 병렬버스 시스템을 운용하는 도중에 시스템의 동작을 중단시키지 않고 보드를 실장하는 라이브 인서션 시, VCC 전원이 공급된 직후부터 일반 신호핀이 연결되기 직전까지 보드내 버스제어부 등 각 디바이스를 리셋시킬 수 있게 됨으로써, 버스 에러와 체크섬 에러를 방지하여 시스템의 오동작을 줄일 수 있는 효과가 있다.

또한, 라이브 인서션 시 종래에는 CMOS 형 디바이스를 보완하기 위하여 TTL IC를 사용하여야 했던 단점을 극복하여, 별도의 TTL IC를 구비하지 않고도 백보드내 각 핀을 병렬버스에 직접 연결하여 라이브 인서션 이 가능하도록 하는 효과가 있다.

Claims (3)

1. 백보드의 일반 신호핀 중 하나를 접지핀에 연결되도록 한 안전핀과;

   보드의 리셋상태를 제어하는 리셋제어회로로 상기 안전핀의 출력을 반전시키기 위한 논리부정단과;

   상기 논리부정단의 출력과 보드내 리셋신호의 출력을 논리곱연산하여 리셋신호로써 출력하는 논리곱단을 포함하는 것을 특징으로 하는 병렬버스 시스템의 오류 방지장치.
2. 삭제
3. 제 1항에 있어서, 상기 리셋제어회로는,

   백보드에 보드가 실장되는 단계에서, VCC 전원이 공급되기 시작한 시점부터 일반 신호핀이 연결되기 직전까지의 시간동안 논리부정단의 입력은 하이레벨이 되면 논리부정단의 출력은 로우레벨이 됨으로써, 논리곱단에서 출력되는 리셋신호는보드내 리셋신호의 레벨에 무관하게 로우레벨이 되는 것을 특징으로 하는 병렬버스 시스템의 오류 방지장치.