JPH04291611A - Ｃｐｕリセット方式 - Google Patents
Ｃｐｕリセット方式Info
- Publication number
- JPH04291611A JPH04291611A JP3056788A JP5678891A JPH04291611A JP H04291611 A JPH04291611 A JP H04291611A JP 3056788 A JP3056788 A JP 3056788A JP 5678891 A JP5678891 A JP 5678891A JP H04291611 A JPH04291611 A JP H04291611A
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- JP
- Japan
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- terminals
- connector
- circuit
- reset
- power supply
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Links
- 238000000034 method Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract 1
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
Landscapes
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、框体等に活性挿抜され
るプリント板に装着されたマイクロプロセッサ（今後Ｃ
ＰＵとよぶ）が、そのプリント板が活性挿入の際に誤動
作をするのを防止する方法に関するものである。
るプリント板に装着されたマイクロプロセッサ（今後Ｃ
ＰＵとよぶ）が、そのプリント板が活性挿入の際に誤動
作をするのを防止する方法に関するものである。
【０００２】
【従来の技術】マイクロプロセッサ４を装着したプリン
ト板１１を、順序付きコネクタ１３を通じて、電源電圧
とその他各種の信号が印加されたままの状態で框体側回
路１２に挿抜（今後活性挿抜とよぶ）される場合の、従
来のプリント板とその順序付きコネクタの回路構成を第
３図に示す。順序付きコネクタ１３は複数の端子を有し
、その挿入時には、まず電源電圧Ｖｃｃの端子１３−１
と接地 ＧＮＤの端子１３−２が接続して框体側回路１
２の電源電圧がプリント板上の電源用コンデンサＣを抵
抗ｒを経て充電する。更にこの順序付きコネクタの挿入
が進められると、その他バスなどインターフェイス信号
および各種制御信号伝達用の端子１３−３．．．．１３
−ｎと共に上記抵抗ｒを側路する端子１３−１’ 、１
３−２’ が接続される。これはプリチャージ回路とよ
ばれ、電源用コンデンサＣに突入する急峻な充電電流に
よって発生する雑音を抑制するものであり、広く一般に
用いられている。
ト板１１を、順序付きコネクタ１３を通じて、電源電圧
とその他各種の信号が印加されたままの状態で框体側回
路１２に挿抜（今後活性挿抜とよぶ）される場合の、従
来のプリント板とその順序付きコネクタの回路構成を第
３図に示す。順序付きコネクタ１３は複数の端子を有し
、その挿入時には、まず電源電圧Ｖｃｃの端子１３−１
と接地 ＧＮＤの端子１３−２が接続して框体側回路１
２の電源電圧がプリント板上の電源用コンデンサＣを抵
抗ｒを経て充電する。更にこの順序付きコネクタの挿入
が進められると、その他バスなどインターフェイス信号
および各種制御信号伝達用の端子１３−３．．．．１３
−ｎと共に上記抵抗ｒを側路する端子１３−１’ 、１
３−２’ が接続される。これはプリチャージ回路とよ
ばれ、電源用コンデンサＣに突入する急峻な充電電流に
よって発生する雑音を抑制するものであり、広く一般に
用いられている。
【０００３】上記の如くコネクタ端子が接続されると、
上記プリント板への電源電圧の印加により、プリント板
１１に設けられたリセット回路１５は所定の時間遅れを
もってマイクロプロセッサ４にリセット信号を印加する
。このリセット信号によりマイクロプロセッサ４は起動
する。上記電源電圧の印加に続いてその他回路インター
フェイス信号等の信号系の端子が接続される。
上記プリント板への電源電圧の印加により、プリント板
１１に設けられたリセット回路１５は所定の時間遅れを
もってマイクロプロセッサ４にリセット信号を印加する
。このリセット信号によりマイクロプロセッサ４は起動
する。上記電源電圧の印加に続いてその他回路インター
フェイス信号等の信号系の端子が接続される。
【０００４】
【発明が解決しようとする課題】上記の如く、まず電源
が接続され、その後信号系が接続されると、その信号系
の接続までに何かの理由によりプリント板挿入の時間遅
れが生じた場合には、回路インターフェイス信号が未接
続のままＣＰＵが起動してしまい、その結果装置全体の
誤動作を生じてしまうことがあるという問題があった。
が接続され、その後信号系が接続されると、その信号系
の接続までに何かの理由によりプリント板挿入の時間遅
れが生じた場合には、回路インターフェイス信号が未接
続のままＣＰＵが起動してしまい、その結果装置全体の
誤動作を生じてしまうことがあるという問題があった。
【０００５】本発明は簡単且つ容易に、ＣＰＵの誤動作
を防止できる、ＣＰＵのリセット方式の提供を目的とし
たものである。
を防止できる、ＣＰＵのリセット方式の提供を目的とし
たものである。
【０００６】
【課題を解決するための手段】本発明のＣＰＵリセット
方式は、図１の原理図に示す如く、マイクロプロセッサ
４を装備し、順序付きコネクタ３を通じて外部回路例え
ば框体側回路２に活性挿抜される装置例えばプリント板
１において、該コネクタ３の接続に際し該順序付きコネ
クタの一部の端子により先ず電源回路端子が接続され、
その後に接続されたその他の端子 ３−ｐと３−ｑ に
より発生したリセット信号により上記マイクロプロセッ
サ４を起動するよう構成される。さらに好ましくは、列
をなして配列された該コネクタの端子群の、該列の両端
に位置する２個の端子 ３−ｐと３−ｑ がその相手側
にそれぞれ接続されたことによりそれぞれ電気信号を発
生し、それら電気信号の論理積信号によって上記リセッ
ト信号を発生するよう構成される。
方式は、図１の原理図に示す如く、マイクロプロセッサ
４を装備し、順序付きコネクタ３を通じて外部回路例え
ば框体側回路２に活性挿抜される装置例えばプリント板
１において、該コネクタ３の接続に際し該順序付きコネ
クタの一部の端子により先ず電源回路端子が接続され、
その後に接続されたその他の端子 ３−ｐと３−ｑ に
より発生したリセット信号により上記マイクロプロセッ
サ４を起動するよう構成される。さらに好ましくは、列
をなして配列された該コネクタの端子群の、該列の両端
に位置する２個の端子 ３−ｐと３−ｑ がその相手側
にそれぞれ接続されたことによりそれぞれ電気信号を発
生し、それら電気信号の論理積信号によって上記リセッ
ト信号を発生するよう構成される。
【０００７】
【作用】即ち本発明においては、プリント板１を活性装
着して電源電圧のみがプリント板に印加された状態では
ＣＰＵ４は起動しないで、その後その他のコネクタ端子
３−ｐと３−ｑ が接続完了したことを検出して、その
検出信号により初めてＣＰＵ４を起動する。従って、活
性装着時の挿入に何かの理由により全部の端子の接続に
時間を要した場合でも、ＣＰＵの早すぎる動作開始に由
来する該プリント板上の回路の誤動作を防止できる。
着して電源電圧のみがプリント板に印加された状態では
ＣＰＵ４は起動しないで、その後その他のコネクタ端子
３−ｐと３−ｑ が接続完了したことを検出して、その
検出信号により初めてＣＰＵ４を起動する。従って、活
性装着時の挿入に何かの理由により全部の端子の接続に
時間を要した場合でも、ＣＰＵの早すぎる動作開始に由
来する該プリント板上の回路の誤動作を防止できる。
【０００８】
【実施例】以下図２により本発明の一実施例について詳
細に説明する。同図において、図１と３と同じ部品は同
じ或いは類似の記号によって示してある。
細に説明する。同図において、図１と３と同じ部品は同
じ或いは類似の記号によって示してある。
【０００９】ＣＰＵ４とそのリセット回路５その他の回
路が装着されたプリント板１は、電源電圧Ｖｃｃおよび
ＣＰＵのバス等の信号が既に印加されてある框体側の回
路２に順序付きコネクタ３によって接続される。順序付
きコネクタ３の接続順序はつぎの様に構成されている。 即ち、まず初めに第１先着端子として電源電圧Ｖｃｃと
接地 ＧＮＤの端子 ３−１と ３−２がそれぞれ相手
側の端子に接続され、プリチャージ回路を形成し、抵抗
ｒを経てプリント板１上の大容量コンデンサＣを充電す
る。その後第２先着端子として、抵抗ｒをチョークＣｈ
とダイオードＤで側路する電源回路（今後、通常時電源
回路とよぶ）の端子３−１’と３−２’、ＣＰＵのデー
タおよびインターフェイス信号（今後、信号系とよぶ）
の端子 ３−３、・・・・３−ｎがそれぞれの相手側の
端子に接続される。さらに、これらの端子の形成する列
の両端に、それぞれリセット用端子 ３−ｐと３−ｑ
が、上記信号端子 ３−１・・・・３−ｎ と同時にそ
れぞれの相手側端子と接続するように配置されている。
路が装着されたプリント板１は、電源電圧Ｖｃｃおよび
ＣＰＵのバス等の信号が既に印加されてある框体側の回
路２に順序付きコネクタ３によって接続される。順序付
きコネクタ３の接続順序はつぎの様に構成されている。 即ち、まず初めに第１先着端子として電源電圧Ｖｃｃと
接地 ＧＮＤの端子 ３−１と ３−２がそれぞれ相手
側の端子に接続され、プリチャージ回路を形成し、抵抗
ｒを経てプリント板１上の大容量コンデンサＣを充電す
る。その後第２先着端子として、抵抗ｒをチョークＣｈ
とダイオードＤで側路する電源回路（今後、通常時電源
回路とよぶ）の端子３−１’と３−２’、ＣＰＵのデー
タおよびインターフェイス信号（今後、信号系とよぶ）
の端子 ３−３、・・・・３−ｎがそれぞれの相手側の
端子に接続される。さらに、これらの端子の形成する列
の両端に、それぞれリセット用端子 ３−ｐと３−ｑ
が、上記信号端子 ３−１・・・・３−ｎ と同時にそ
れぞれの相手側端子と接続するように配置されている。
【００１０】各図において、順序付きコネクタ３のプリ
ント板１側の各端子が框体側回路２に近く描かれている
のは第１先着端子を意味し、プリント板側に寄って描か
れているのは第１先着端子に遅れて接触する第２先着端
子を意味している。
ント板１側の各端子が框体側回路２に近く描かれている
のは第１先着端子を意味し、プリント板側に寄って描か
れているのは第１先着端子に遅れて接触する第２先着端
子を意味している。
【００１１】リセット用端子 ３−ｐと３−ｑ の框体
側端子はそれぞれ接地されてあり、プリント板側端子は
それぞれ抵抗Ｒ１ 、Ｒ２を経て電源電圧Ｖｃｃが供給
されると共に、インバータ６と７にそれぞれ入力されて
いる。両インバータ６と７の出力はいずれもリセット回
路５の入力端子ＲＳｉｎに接続されている。入力端子Ｒ
Ｓｉｎはさらに抵抗Ｒ３ を経て電源電圧Ｖｃｃが供給
されると共に、リセットスイッチ８に接続されている。 リセットスイッチ８の他端は接地されている。
側端子はそれぞれ接地されてあり、プリント板側端子は
それぞれ抵抗Ｒ１ 、Ｒ２を経て電源電圧Ｖｃｃが供給
されると共に、インバータ６と７にそれぞれ入力されて
いる。両インバータ６と７の出力はいずれもリセット回
路５の入力端子ＲＳｉｎに接続されている。入力端子Ｒ
Ｓｉｎはさらに抵抗Ｒ３ を経て電源電圧Ｖｃｃが供給
されると共に、リセットスイッチ８に接続されている。 リセットスイッチ８の他端は接地されている。
【００１２】順序付きコネクタ３の挿入を開始して、電
源電圧Ｖｃｃがプリント板１に供給された段階では、リ
セット用端子 ３−ｐと３−ｑ のプリント板側はまだ
接地側に接触していないので、抵抗Ｒ１ 、Ｒ２ によ
り論理レベルＨの状態にある。従って、両インバータ６
と７の出力、即ちリセット回路５の入力端子ＲＳｉｎは
論理レベルＬである。従ってリセット回路５はまだ起動
していない。
源電圧Ｖｃｃがプリント板１に供給された段階では、リ
セット用端子 ３−ｐと３−ｑ のプリント板側はまだ
接地側に接触していないので、抵抗Ｒ１ 、Ｒ２ によ
り論理レベルＨの状態にある。従って、両インバータ６
と７の出力、即ちリセット回路５の入力端子ＲＳｉｎは
論理レベルＬである。従ってリセット回路５はまだ起動
していない。
【００１３】順序付きコネクタ３の挿入が更に進んで、
信号系の端子 ３−１・・・・３−ｎ および通常時電
源回路が接触すると同時に、リセット用端子 ３−ｐと
３−ｑ もそれぞれ接地され、その結果両インバータ６
と７の出力は論理Ｈになり、リセット回路５の動作を開
始させる。その結果、リセット回路５はリセット信号
ＲＳｏｕｔを出力してＣＰＵ４をイネーブルする。この
時、全ての信号系端子は接続が完了しているので、ＣＰ
Ｕ４が起動した時、誤動作を起こすことは全くない。更
に、ＣＰＵ起動遅延動作を確実にするため、リセット回
路５はその入力ＲＳｉｎに対し所定の時間遅れて信号
ＲＳｏｕｔを出力する様構成しておくのが好ましい。
信号系の端子 ３−１・・・・３−ｎ および通常時電
源回路が接触すると同時に、リセット用端子 ３−ｐと
３−ｑ もそれぞれ接地され、その結果両インバータ６
と７の出力は論理Ｈになり、リセット回路５の動作を開
始させる。その結果、リセット回路５はリセット信号
ＲＳｏｕｔを出力してＣＰＵ４をイネーブルする。この
時、全ての信号系端子は接続が完了しているので、ＣＰ
Ｕ４が起動した時、誤動作を起こすことは全くない。更
に、ＣＰＵ起動遅延動作を確実にするため、リセット回
路５はその入力ＲＳｉｎに対し所定の時間遅れて信号
ＲＳｏｕｔを出力する様構成しておくのが好ましい。
【００１４】順序付きコネクタ３の挿入過程で、一方の
リセット端子 ３−ｐのみが接触している状態では、も
う一方の未接触リセット端子 ３−ｑによってリセット
回路入力ＲＳｉｎは強制的に論理レベルＬとなっており
、リセット回路５はまだ動作しない。従って、若し順序
付きコネクタ３が斜めに挿入される様なことがあっても
、リセット用端子 ３−ｐと３−ｑ が端子列の両端に
配置されてあることによって全部の端子が接続を完了す
る迄リセットが行われることはない。
リセット端子 ３−ｐのみが接触している状態では、も
う一方の未接触リセット端子 ３−ｑによってリセット
回路入力ＲＳｉｎは強制的に論理レベルＬとなっており
、リセット回路５はまだ動作しない。従って、若し順序
付きコネクタ３が斜めに挿入される様なことがあっても
、リセット用端子 ３−ｐと３−ｑ が端子列の両端に
配置されてあることによって全部の端子が接続を完了す
る迄リセットが行われることはない。
【００１５】リセットスイッチ８は、プリント板挿入完
了後、手動にてリセットするために設けられている。リ
セットスイッチ８が押されて導通状態になるとリセット
回路入力ＲＳｉｎは論理レベルＬとなり、リセット回路
５のリセット出力は無くなり、ＣＰＵ４はディスエーブ
ルされる。その後、リセットスイッチ８から手が離れて
リセットスイッチ８が開くとリセット回路入力ＲＳｉｎ
は論理レベルＨとなり、ＣＰＵ４は再度起動する。
了後、手動にてリセットするために設けられている。リ
セットスイッチ８が押されて導通状態になるとリセット
回路入力ＲＳｉｎは論理レベルＬとなり、リセット回路
５のリセット出力は無くなり、ＣＰＵ４はディスエーブ
ルされる。その後、リセットスイッチ８から手が離れて
リセットスイッチ８が開くとリセット回路入力ＲＳｉｎ
は論理レベルＨとなり、ＣＰＵ４は再度起動する。
【００１６】尚、上記実施例では、リセット端子を信号
系端子と同時に接触を行うと説明したが、第２先着端子
の群よりも遅れて接触を行う第３の先着端子として設け
ても、本発明を実施できることは言うまでもない。
系端子と同時に接触を行うと説明したが、第２先着端子
の群よりも遅れて接触を行う第３の先着端子として設け
ても、本発明を実施できることは言うまでもない。
【００１７】また、リセット用端子 ３−ｐと３−ｑ
の具体的論理回路構成は、両リセット端子が論理積を構
成する限り、上記実施例の構成に限られるものでない事
は言うまでもない。さらに、リセット端子 ３−ｐ、
３−ｑを独立して設けなくても、端子列の端部に設けら
れた信号系の端子 ３−ｎを用いても、本発明に基づい
て順序付きコネクタ３の全部の端子が接続したことを検
出する論理回路を構成して、リセット回路５を動作させ
ることも可能である。 この場合、端子の数を減らすことが可能となる。
の具体的論理回路構成は、両リセット端子が論理積を構
成する限り、上記実施例の構成に限られるものでない事
は言うまでもない。さらに、リセット端子 ３−ｐ、
３−ｑを独立して設けなくても、端子列の端部に設けら
れた信号系の端子 ３−ｎを用いても、本発明に基づい
て順序付きコネクタ３の全部の端子が接続したことを検
出する論理回路を構成して、リセット回路５を動作させ
ることも可能である。 この場合、端子の数を減らすことが可能となる。
【００１８】また、上記実施例ではプリント板に取りつ
けられた順序付きコネクタを用いる場合を述べたが、Ｃ
ＰＵを装備した回路をケーブル等を経由して順序付きコ
ネクタで他の回路に接続する場合にも本発明を実施でき
ることは言うまでもない。
けられた順序付きコネクタを用いる場合を述べたが、Ｃ
ＰＵを装備した回路をケーブル等を経由して順序付きコ
ネクタで他の回路に接続する場合にも本発明を実施でき
ることは言うまでもない。
【００１９】
【発明の効果】以上の説明から明らかなように本発明に
よれば、框体等に活性挿抜されるプリント板に装着され
たＣＰＵが、そのプリント板が活性挿入の際に誤動作を
するのを極めて簡単な構成で防止できる利点があり、著
しい経済的及び、信頼性向上の効果が期待できる、ＣＰ
Ｕのリセット方式の提供が可能である。
よれば、框体等に活性挿抜されるプリント板に装着され
たＣＰＵが、そのプリント板が活性挿入の際に誤動作を
するのを極めて簡単な構成で防止できる利点があり、著
しい経済的及び、信頼性向上の効果が期待できる、ＣＰ
Ｕのリセット方式の提供が可能である。
【図１】 本発明の原理図である。
【図２】 本発明の実施例である。
【図３】 従来の方式の回路図である。
１ プリント板
２ 框体側回路
３ 順序付きコネクタ３−１ 、３
−２ 先に接続される端子３−ｐ 、３−ｑ リセット
端子 ４ ＣＰＵ
−２ 先に接続される端子３−ｐ 、３−ｑ リセット
端子 ４ ＣＰＵ
Claims (3)
- 【請求項１】 マイクロプロセッサ （４）を装
着し、順序付きコネクタ （３）を通じて外部回路 （
２）に活性挿抜される装置 （１）において、該順序付
きコネクタ（３）の接続に際し該順序付きコネクタ （
３）の一部の端子（３−１、３−２） により先ず最初
に電源回路の端子が接続され、その後に接続されたその
他の端子（３−ｐ、３−ｑ） により発生したリセット
信号 （ＲＳＴ）により上記マイクロプロセッサ（４）
をリセットすることを特徴とするＣＰＵリセット方式。 - 【請求項２】 列をなして配列された該順序付きコネ
クタ （３）の端子群の、該列の両端に位置する２個の
端子（３−ｐ、３−ｑ） がその相手側にそれぞれ接続
されたことによりそれぞれ電気信号を発生し、それら電
気信号の論理積によって上記リセット信号 （ＲＳＴ）
を発生することを特徴とする請求項１記載のＣＰＵリセ
ット方式。 - 【請求項３】 上記最初に接続される電源回路は上記
装置の電源用コンデンサ （Ｃ）をインピダンス素子
（ｒ）を経て充電するプリチャージ回路であって、上記
その後に接続される端子（３−ｐ、３−ｑ） の一つに
よって、上記インピダンス素子 （ｒ）が側路されるこ
とを特徴とする請求項１記載のＣＰＵリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056788A JPH04291611A (ja) | 1991-03-20 | 1991-03-20 | Ｃｐｕリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056788A JPH04291611A (ja) | 1991-03-20 | 1991-03-20 | Ｃｐｕリセット方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291611A true JPH04291611A (ja) | 1992-10-15 |
Family
ID=13037155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056788A Withdrawn JPH04291611A (ja) | 1991-03-20 | 1991-03-20 | Ｃｐｕリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291611A (ja) |
-
1991
- 1991-03-20 JP JP3056788A patent/JPH04291611A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |