JPS60137117A - デイジタルフイルタ回路 - Google Patents
デイジタルフイルタ回路Info
- Publication number
- JPS60137117A JPS60137117A JP22663083A JP22663083A JPS60137117A JP S60137117 A JPS60137117 A JP S60137117A JP 22663083 A JP22663083 A JP 22663083A JP 22663083 A JP22663083 A JP 22663083A JP S60137117 A JPS60137117 A JP S60137117A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- counter
- input
- terminal
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタルフィルタ回路に関し、特にパルス信
号からノイズを除去するのに好適なディジタルフィルタ
回路に関する。
号からノイズを除去するのに好適なディジタルフィルタ
回路に関する。
背景技術
一般にディジタル信号はアナログ信号より訝ノイズの影
響を受けにくいが、しかしメカトロニクス機器において
リレーやモータ等の０Ｎ−ＯＦＦにより生じたノイズが
パルス制御信号に混り込んで作動器を誤動作あるいはハ
ンチングさせたり、またバーコードリーグ等のディジタ
ルセンサ出力に含まれるノイズが入力情報として読取ら
れたりすることがあり、その解決が要求されている。
響を受けにくいが、しかしメカトロニクス機器において
リレーやモータ等の０Ｎ−ＯＦＦにより生じたノイズが
パルス制御信号に混り込んで作動器を誤動作あるいはハ
ンチングさせたり、またバーコードリーグ等のディジタ
ルセンサ出力に含まれるノイズが入力情報として読取ら
れたりすることがあり、その解決が要求されている。
従来の典型的なノイズ除去手段はＯＲ回路からなり、ノ
イズまたはグリッジを吸収して平滑化するものである。
イズまたはグリッジを吸収して平滑化するものである。
しかしＯＲ回路は′電圧・電流レベルやノイズパルス幅
等の諸条件に対して最適な時定数を選定するの力嶺［１
＜、うまくマツチングがとれないと効果が薄れる。また
パルス信号をバッファメモリに蓄積し所定幅より小さい
パルスはノイズとして除去する装置も知られているが、
タイマおよび演算装置を必要とするため装置構成が複雑
化しコストも高くつく。又、車高調整装置等の如く、検
出信号に例えば車体振動によりノイズが付加されるもの
にあっては、駆動手段にハンチングを起し、このため従
来は検出信号を平均化したり、ノイズ部の信号をカット
する等の信号処理が力されていた（特開’ＩＪ８５８−
３６７１６ ）ために、複雑な制御回路を要したり応答
性が悪ろくなる等の問題点があった。
等の諸条件に対して最適な時定数を選定するの力嶺［１
＜、うまくマツチングがとれないと効果が薄れる。また
パルス信号をバッファメモリに蓄積し所定幅より小さい
パルスはノイズとして除去する装置も知られているが、
タイマおよび演算装置を必要とするため装置構成が複雑
化しコストも高くつく。又、車高調整装置等の如く、検
出信号に例えば車体振動によりノイズが付加されるもの
にあっては、駆動手段にハンチングを起し、このため従
来は検出信号を平均化したり、ノイズ部の信号をカット
する等の信号処理が力されていた（特開’ＩＪ８５８−
３６７１６ ）ために、複雑な制御回路を要したり応答
性が悪ろくなる等の問題点があった。
発明の開示
本発明の目的は、設計の自由度が大きく装置構成の簡単
なディジタルフィルタ回路を提供することにある。
なディジタルフィルタ回路を提供することにある。
この目的は、本発明にしたがい高周波クロック発生装置
、アップダウンカラ／り装置および比較器を利用するデ
ィジタルフィルタ回路によって達成される。
、アップダウンカラ／り装置および比較器を利用するデ
ィジタルフィルタ回路によって達成される。
本発明にしたがえば、カウンタ装置は入力パルス信号の
論理的７／電気的状態に応じてクロック信号をアンプカ
ウント捷たはダウンカウントしカウント値を累積する。
論理的７／電気的状態に応じてクロック信号をアンプカ
ウント捷たはダウンカウントしカウント値を累積する。
すなわち入力信号の論理的／電気的状態（“１”または
°°０”）がクロック信号によってサンプリングされ累
積カウント値として表わされる。この際ノイズパルスも
サンプリングされ、そのアノグまたはダウンカウント値
は累積カウント値に吸収される。累積カウント値Ｓは比
較器によシ予設定値Ｐと比較され、比較結果に応じて第
１または第２の論理的、／電気的状態（例えばＳ≧Ｐの
とき”１”、ＳくＰのとき“０”）をとる出力パルス信
号が生成される。この出力パルス信号は入力パルス信号
からノイズパルスを除去した′ものに相当する。本発明
によれば、クロック信号の周波数、カウンタのビット数
あるいは予設定値によりフィルタの特性を変えられるた
め設計の自由度が大きく、また装置構成も比較的簡単で
安価に得られる。
°°０”）がクロック信号によってサンプリングされ累
積カウント値として表わされる。この際ノイズパルスも
サンプリングされ、そのアノグまたはダウンカウント値
は累積カウント値に吸収される。累積カウント値Ｓは比
較器によシ予設定値Ｐと比較され、比較結果に応じて第
１または第２の論理的、／電気的状態（例えばＳ≧Ｐの
とき”１”、ＳくＰのとき“０”）をとる出力パルス信
号が生成される。この出力パルス信号は入力パルス信号
からノイズパルスを除去した′ものに相当する。本発明
によれば、クロック信号の周波数、カウンタのビット数
あるいは予設定値によりフィルタの特性を変えられるた
め設計の自由度が大きく、また装置構成も比較的簡単で
安価に得られる。
従って、検出信号にノイズを含む例えば単筒調整装置の
制御卸回路に本発明のディジタルフィルタ回路を適用ず
れば、マルチプレクサの併用により所望特性のフィルタ
回路が容易に構成出来、応答性の低下やハンチングの問
題が解決出来る。
制御卸回路に本発明のディジタルフィルタ回路を適用ず
れば、マルチプレクサの併用により所望特性のフィルタ
回路が容易に構成出来、応答性の低下やハンチングの問
題が解決出来る。
発明を実施するための最良の形態
第１図に本発明の一実施例を示す。■は高周波クロック
信号発生器、２はアップダウンカウンタ、３はディジタ
ルコンパレータである。クロック信号発生器１は好まし
くは周波数可変型で例えば１へ６ＭＨｚのクロックパル
スを発生し、その出力はＡＮＤゲート４の一方の入力に
接続する。ＡＮＤゲート４の・他方の入力はインバータ
５を介してカウンタ２のキャリー／ボロ一端子０Ｙ（Ｂ
Ｗ）に接続し、ＡＮＤゲート４の出力はカウンタ２のク
ロック端子ＯＫに接続する。カウンタ２のアンプカウン
ト／ダウンカウント選択端子ＵＰ／ＤＯＷＮは入力端子
６に接続し入力パルス信号Ａを受取る。カウンタ２の出
力はコンパレータ３の一方の入力に接続し、コンパレー
タ３の他方の入力には予設定１直Ｐが与えられる。カウ
ンタ２は例えば８ビツト容量であり、選択端子ＵＰ／Ｄ
ＯＷＮの状態、すなわち入力パルス信号Ａの論理的／′
屯気気的状態応じてクロック端子ＣＫに受取ったクロッ
ク信号Ｃをアンプカウントまたはダウンカウントする。
信号発生器、２はアップダウンカウンタ、３はディジタ
ルコンパレータである。クロック信号発生器１は好まし
くは周波数可変型で例えば１へ６ＭＨｚのクロックパル
スを発生し、その出力はＡＮＤゲート４の一方の入力に
接続する。ＡＮＤゲート４の・他方の入力はインバータ
５を介してカウンタ２のキャリー／ボロ一端子０Ｙ（Ｂ
Ｗ）に接続し、ＡＮＤゲート４の出力はカウンタ２のク
ロック端子ＯＫに接続する。カウンタ２のアンプカウン
ト／ダウンカウント選択端子ＵＰ／ＤＯＷＮは入力端子
６に接続し入力パルス信号Ａを受取る。カウンタ２の出
力はコンパレータ３の一方の入力に接続し、コンパレー
タ３の他方の入力には予設定１直Ｐが与えられる。カウ
ンタ２は例えば８ビツト容量であり、選択端子ＵＰ／Ｄ
ＯＷＮの状態、すなわち入力パルス信号Ａの論理的／′
屯気気的状態応じてクロック端子ＣＫに受取ったクロッ
ク信号Ｃをアンプカウントまたはダウンカウントする。
この溝成例では入力パルス信号Ａが°”１°゛のときア
ンプカウントモードになり、入力パルス信号Ａが”０゛
′のときダウンカウントモードになる。カウンタ２はカ
ウント値を累積し、所定値例えば最大値（２５６）およ
び最小値（０）で１“″のキャリー出力およびホロー出
力を発生する。このキャリー出力またはボロー出力（−
１：キャリー／ボロ一端子ｃＹ（ＢＷ）からインバータ
５を通ってＡＮＤゲート４に与えられ該ゲートをディス
エーブルにする。これによりクロック端子ＣＫへのクロ
ック信号Ｃの供給が禁止化されカウンタ２、はロックさ
れる。しかし入力パルス信号Ａの論理的／電気的状態が
反転するとキャリーまたはボローが解除され、Ａ Ｎ
Ｄゲート４はイネーブルになり、カウンタ２はクロック
信号をアンプカウントまたはダウンカウントする。
ンプカウントモードになり、入力パルス信号Ａが”０゛
′のときダウンカウントモードになる。カウンタ２はカ
ウント値を累積し、所定値例えば最大値（２５６）およ
び最小値（０）で１“″のキャリー出力およびホロー出
力を発生する。このキャリー出力またはボロー出力（−
１：キャリー／ボロ一端子ｃＹ（ＢＷ）からインバータ
５を通ってＡＮＤゲート４に与えられ該ゲートをディス
エーブルにする。これによりクロック端子ＣＫへのクロ
ック信号Ｃの供給が禁止化されカウンタ２、はロックさ
れる。しかし入力パルス信号Ａの論理的／電気的状態が
反転するとキャリーまたはボローが解除され、Ａ Ｎ
Ｄゲート４はイネーブルになり、カウンタ２はクロック
信号をアンプカウントまたはダウンカウントする。
カウンタ２の累（責カウント１ｈ： Ｓはコンパレータ
３によシ設定値Ｐと逐次的に比較され、比す佼結果に応
じて″１”または”０“□の状態をとるパルス信号りが
生成される。
３によシ設定値Ｐと逐次的に比較され、比す佼結果に応
じて″１”または”０“□の状態をとるパルス信号りが
生成される。
次に嬉２図Ａに示すような入力パルス信号Ａが与えられ
たときの一作を説明する。第２図Ａにおいて入力パルス
信号ＡはＴ、、Ｔ３の時間期間において１１０１の状態
をと’） Ｔ２１ Ｔ４の時間期間においてＩｌＮの状
態をとるが、Ｔ２の中に０”のノズルパルスＮ２゜Ｔ３
の中に“１１のノイズパルスＮ３．Ｔ４の中Ｋ ’Ｏ”
ＯノイズパルスＮ４． Ｎ４’を含んでいる。。Ｔｌ
の期間中カウンタ２の累積カウント値Ｓは最小値（０）
にあってボロー出力が発生しており、クロックｎ。
たときの一作を説明する。第２図Ａにおいて入力パルス
信号ＡはＴ、、Ｔ３の時間期間において１１０１の状態
をと’） Ｔ２１ Ｔ４の時間期間においてＩｌＮの状
態をとるが、Ｔ２の中に０”のノズルパルスＮ２゜Ｔ３
の中に“１１のノイズパルスＮ３．Ｔ４の中Ｋ ’Ｏ”
ＯノイズパルスＮ４． Ｎ４’を含んでいる。。Ｔｌ
の期間中カウンタ２の累積カウント値Ｓは最小値（０）
にあってボロー出力が発生しており、クロックｎ。
はカウンタ２に供給されずロック状態にある。時転
点ｔ１で入力パルス信号Ａが１０１から１１１に移する
△ とボローが解除されてクロック信号Ｃが供給されカウン
タ２はアップカウントし始める。時点ｔ２で最大値（２
５６）に達するとキャリー出力が発生してカウントロッ
クされる。しかし時点ｔ３で１０１のノイズパルスＮ２
が入ってくるとキャリーが解除されカウンタ２はダウン
カウントする。このダウンカウント動作はノイズパルス
Ｎ２のパルス幅に相当する時間（ｔ３〜１４）だけ継続
し、ノイズが去ると再び最大値までアップカウント動作
が行われる。
△ とボローが解除されてクロック信号Ｃが供給されカウン
タ２はアップカウントし始める。時点ｔ２で最大値（２
５６）に達するとキャリー出力が発生してカウントロッ
クされる。しかし時点ｔ３で１０１のノイズパルスＮ２
が入ってくるとキャリーが解除されカウンタ２はダウン
カウントする。このダウンカウント動作はノイズパルス
Ｎ２のパルス幅に相当する時間（ｔ３〜１４）だけ継続
し、ノイズが去ると再び最大値までアップカウント動作
が行われる。
時点ｔ５で入力パルス信号Ａが１１”から１０″に転移
するとカウンタ２はダウンカウントモードになるが、途
中で”１１のノイズパルスＮ３が来るとそのパルス幅に
相当する時間だけアップカウント動作する。同様に時点
上６で入力パルス信号ＡがＷＯＷから＋１１″に転移す
るとカウンタ２はアンプカウントモードになるが途中で
１０１のノイズパルスＮ、、Ｎ、’が来ると各パルス幅
に相当する時間だけダウンカウント動作する。かくして
カウンタ２の累積カウント値Ｓは第２図Ｃに示すように
なり、ノイズパルスのところで”ガタ”をもつ波形にな
る。このカウンタ出力Ｓはディジタルコンパレータ３で
設定値Ｐと逐次的に比較され、Ｓ≧Ｐのとき１゛１°゛
の出カ電圧が発生しｓ＜、ｐのとき′０“゛の出カ祇圧
が発生する。その結果、出力、、ｉｉ、ｉ子７には第２
図りに示すようなパルス信号りが得られる。
するとカウンタ２はダウンカウントモードになるが、途
中で”１１のノイズパルスＮ３が来るとそのパルス幅に
相当する時間だけアップカウント動作する。同様に時点
上６で入力パルス信号ＡがＷＯＷから＋１１″に転移す
るとカウンタ２はアンプカウントモードになるが途中で
１０１のノイズパルスＮ、、Ｎ、’が来ると各パルス幅
に相当する時間だけダウンカウント動作する。かくして
カウンタ２の累積カウント値Ｓは第２図Ｃに示すように
なり、ノイズパルスのところで”ガタ”をもつ波形にな
る。このカウンタ出力Ｓはディジタルコンパレータ３で
設定値Ｐと逐次的に比較され、Ｓ≧Ｐのとき１゛１°゛
の出カ電圧が発生しｓ＜、ｐのとき′０“゛の出カ祇圧
が発生する。その結果、出力、、ｉｉ、ｉ子７には第２
図りに示すようなパルス信号りが得られる。
設定値Ｐは普通半カウント値（この場合１２８）に選ば
れるが必要に応じて適宜変更してよい。すなわち、第２
図Ｃから理解されるように、”０″のノイズが比較的多
い場合には設定値Ｐを低くし、逆に“１”のノイズが比
較的多い場合には設定値Ｐを高くするとより効果的に”
ガタ、しだがってノイズを吸収除去できる。
れるが必要に応じて適宜変更してよい。すなわち、第２
図Ｃから理解されるように、”０″のノイズが比較的多
い場合には設定値Ｐを低くし、逆に“１”のノイズが比
較的多い場合には設定値Ｐを高くするとより効果的に”
ガタ、しだがってノイズを吸収除去できる。
またクロック周波数を高くするとカウント速度が大きく
なって入力パルス信号に対する出方パルス信号の遅延は
小さくなる。しかしカウント速度が太きすぎるとノイズ
パルスのカウント値も大きくなって設定値Ｐを割ってし
まい出力パルス信号にノイズが残る（映る）ことがある
。一方、カウンタ２のカウント容量が大きくなるとノイ
ズ吸収力は高まるが遅延も増大する。したがって理解さ
れるように、ピット容量の大きなカウンタと比較的高い
クロック周波数を使用すると、ノイズ吸収力は大きくか
つ遅延も小さいフィルタが得られる。
なって入力パルス信号に対する出方パルス信号の遅延は
小さくなる。しかしカウント速度が太きすぎるとノイズ
パルスのカウント値も大きくなって設定値Ｐを割ってし
まい出力パルス信号にノイズが残る（映る）ことがある
。一方、カウンタ２のカウント容量が大きくなるとノイ
ズ吸収力は高まるが遅延も増大する。したがって理解さ
れるように、ピット容量の大きなカウンタと比較的高い
クロック周波数を使用すると、ノイズ吸収力は大きくか
つ遅延も小さいフィルタが得られる。
第３図は本発明の別の実施例と示す。図中第１図と同一
の部分には同一の符号を伺しである。この実施例では２
つのクロック信号発生器８，９が設けられる。この例で
はクロック信号発生器９のクロック信号Ｆをクロツク１
言号発生器８のクロック信号Ｅよりも高い周波数に選ぶ
がその逆も可能である。クロック信号Ｅ［ＡＮＤゲー１
−１０、インバータ１１、およびＯＲゲート１２により
入力クロック信号Ａがｌ′Ｏ１１のときにＡＮＤゲート
４の一方の入力またはクロック入力に与えられ、クロッ
ク信号ＦはＡＮＤゲート１３、ＯＲゲート１２により入
カクロソク信号Ａがｌ ｉ ＮのときにＡＮＤゲート４
のクロック入力に与えられる（第４図Ｂ）。したがって
カウンタ２のカウント値Ｐは第４図Ｃに示すようになり
、アンプカウントレートがダウンカウントレートよりも
高く、その比率はクロック信号Ｆとクロック信号Ｅの比
率に等しい。その結果出力パルス−信号りにおいて“１
゛の立りりが早くなる（第４図Ｄ）。また人力パルス信
号Ａが“Ｉ“の状態のときに含まれるノイズパルスは比
較的低い周波数のクロック信号Ｅでもってダウンカウン
トされるため、そのカウント値（”ガタ“）が小さく押
えられ、設定値Ｐとの比較を通して効果的に除去される
。なお、この例ではクロック信号発生器８．９を別個に
設けるが、一方の発生器８を分周器で構成して発生器９
からのクロック信号Ｆを所定の分周率で分周することに
よりクロック信号Ｅを生成してもよい。
の部分には同一の符号を伺しである。この実施例では２
つのクロック信号発生器８，９が設けられる。この例で
はクロック信号発生器９のクロック信号Ｆをクロツク１
言号発生器８のクロック信号Ｅよりも高い周波数に選ぶ
がその逆も可能である。クロック信号Ｅ［ＡＮＤゲー１
−１０、インバータ１１、およびＯＲゲート１２により
入力クロック信号Ａがｌ′Ｏ１１のときにＡＮＤゲート
４の一方の入力またはクロック入力に与えられ、クロッ
ク信号ＦはＡＮＤゲート１３、ＯＲゲート１２により入
カクロソク信号Ａがｌ ｉ ＮのときにＡＮＤゲート４
のクロック入力に与えられる（第４図Ｂ）。したがって
カウンタ２のカウント値Ｐは第４図Ｃに示すようになり
、アンプカウントレートがダウンカウントレートよりも
高く、その比率はクロック信号Ｆとクロック信号Ｅの比
率に等しい。その結果出力パルス−信号りにおいて“１
゛の立りりが早くなる（第４図Ｄ）。また人力パルス信
号Ａが“Ｉ“の状態のときに含まれるノイズパルスは比
較的低い周波数のクロック信号Ｅでもってダウンカウン
トされるため、そのカウント値（”ガタ“）が小さく押
えられ、設定値Ｐとの比較を通して効果的に除去される
。なお、この例ではクロック信号発生器８．９を別個に
設けるが、一方の発生器８を分周器で構成して発生器９
からのクロック信号Ｆを所定の分周率で分周することに
よりクロック信号Ｅを生成してもよい。
以上本発明の好適な実施例について説明したが、本発明
の技術的思想の範囲内で種々の変形、変更が可能である
。例えば、カウンタのアップカラント端子とダウンカウ
ント端子が別ｆ固になっている場合には一方の端子を直
接人力パルス信号に接続し他方の端子はインバータを介
して入力パルス信号に接続してよい。またキャリ一端子
とボロ一端子が別々になっている場合にはそれらのＯＲ
をとってよい。また複数のカウンタをカスケード接続し
てカウント容量を大きくすることも可能である。
の技術的思想の範囲内で種々の変形、変更が可能である
。例えば、カウンタのアップカラント端子とダウンカウ
ント端子が別ｆ固になっている場合には一方の端子を直
接人力パルス信号に接続し他方の端子はインバータを介
して入力パルス信号に接続してよい。またキャリ一端子
とボロ一端子が別々になっている場合にはそれらのＯＲ
をとってよい。また複数のカウンタをカスケード接続し
てカウント容量を大きくすることも可能である。
上述したように、本発明は簡単な構成で設計自由度の大
きいディジタルフィルタ回路を提供するもので、メカト
ロニクス機器その他種々のディジタル回路に広く一５適
用でき、その実用的価値は極めて高い。
きいディジタルフィルタ回路を提供するもので、メカト
ロニクス機器その他種々のディジタル回路に広く一５適
用でき、その実用的価値は極めて高い。
第１図は本発明の一実施例によるディジタルフィルタ回
路のブロック回路図、 第２図は第１図の各部における信号の波形図、第３図は
別の実施例を示すブロック回路図および第４図は第３図
の各部における信号の波形図である。 １．８．９・・クロック信号発生器、２・・アップダウ
ンカウンタ、３・・ディジタルコンパレータ、４．１．
０．１３・・ＡＮＤゲート、６・・入力端子、７・・出
力端子、１２・ＯＲゲート、５，１１ ・インバータ。 特許出願人
路のブロック回路図、 第２図は第１図の各部における信号の波形図、第３図は
別の実施例を示すブロック回路図および第４図は第３図
の各部における信号の波形図である。 １．８．９・・クロック信号発生器、２・・アップダウ
ンカウンタ、３・・ディジタルコンパレータ、４．１．
０．１３・・ＡＮＤゲート、６・・入力端子、７・・出
力端子、１２・ＯＲゲート、５，１１ ・インバータ。 特許出願人
Claims (6)
- （１）高周波クロックは号を発生する装置と、入力パル
ス信号の論理的／電気的状態に応じて前記クロック信号
をアップダウントマたはダウンカウントし、カウント値
を累積するカウンタ装置と、 前記カウンタ装置の累積カウント値を予設定値と比較し
、比較結果に応じて第１または第２の論理的／′！ＩＴ
、気的状態をとる出力パルス信号を発生する比較器と、 を具備するディジタルフィルタ回路。 - （２）前記カウンタ装置は前記入力パルス信号が第１の
論理的／電気的状態のときにアンプカウント動作を行い
、前記入力パルス信号が第２の論理的／電気的状態のと
きにダウンカラ／１・動作を行う特許請求の範囲第１項
に記載のディジタルフィルタ回路。 - （３）前記カウンタ装置は、 クロック端子、アップカウント／ダウンカウント選択端
子およびキャリーおよび／またはボロ一端子を有するア
ップダウンカウンタと、前記入力パルス信号を前記アン
プカウント／ダウンカウント選択端子に与える手段と、
前記クロック信号を受取る第１の入力、前記キャリーお
よび／またはボロ一端子に接続された筒２の入力、およ
び前記クロック端子に接続された出力を有し、キャリー
および／またはボロー出力に従って前記クロック端子へ
の前ｍｌクロック信号の供給を可能化または禁止化する
ゲート装置と、 からなる特許請求の範囲第１項に記載のディジクルフィ
ルタ回路。 - （４）前記クロック信号発生器は周波数可変型である特
許請求の範囲第１項または第２項に記載のディジクルフ
ィルタ回路。 - （５）前記クロック信号発生装置はｇｌおよび第２のク
ロック信号をそれぞれ発生する誦１および第２のクロッ
ク信号発生器からなり、前記カウンタ装置は前記入力パ
ルス信号が第１の論理的／電気的状態のときには前記第
１のクロック信号を前記入力パルス信号が第２の論理的
／電気的状態のときには前記第２のクロック信号をそれ
ぞれ前記ゲート装置の第１の入力に与える論理回路網を
さらに備える！特許請求の範囲第３項に記載のディジタ
ルフィルタ回路。 - （６）前記第２のクロック信号発生器は前記第１のクロ
ック信号を所定の分周率で分゛４して前記第２のクロッ
ク信号を生成する分周器からなる特許請求の範囲第５項
に記載のディジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22663083A JPS60137117A (ja) | 1983-11-30 | 1983-11-30 | デイジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22663083A JPS60137117A (ja) | 1983-11-30 | 1983-11-30 | デイジタルフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137117A true JPS60137117A (ja) | 1985-07-20 |
Family
ID=16848197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22663083A Pending JPS60137117A (ja) | 1983-11-30 | 1983-11-30 | デイジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0456102A2 (en) * | 1990-05-07 | 1991-11-13 | Thomson Consumer Electronics, Inc. | Apparatus for conditioning a signal parameter |
| US5142170A (en) * | 1991-03-28 | 1992-08-25 | Rockwell International Corporation | High repetition rate signal reject apparatus and method |
| CN111066247A (zh) * | 2017-11-24 | 2020-04-24 | 欧姆龙株式会社 | 数字噪声滤波器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
-
1983
- 1983-11-30 JP JP22663083A patent/JPS60137117A/ja active Pending
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