JPH05328253A - 信号条件づけ装置 - Google Patents
信号条件づけ装置Info
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- JPH05328253A JPH05328253A JP3194679A JP19467991A JPH05328253A JP H05328253 A JPH05328253 A JP H05328253A JP 3194679 A JP3194679 A JP 3194679A JP 19467991 A JP19467991 A JP 19467991A JP H05328253 A JPH05328253 A JP H05328253A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/70—Circuits for processing colour signals for colour killing
- H04N9/71—Circuits for processing colour signals for colour killing combined with colour gain control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Television Receiver Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Feedback Control In General (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【構成】 カウンタ２０はクロック信号のパルスを計数
する。カウンタ２０の計数値は出力信号として使われ
る。出力信号は比較器１２により入力信号と比較され、
カウンタ２０が計数上げするか計数下げするかを決める
制御信号を発生する。比較器１４は入力信号とオフセッ
ト数を合計したものと出力信号とを比較する。比較器１
２と１４からの信号はオアゲート１８に供給される。オ
アゲート１８からの信号はカウンタ２０を作動化／非作
動化する。入力信号が比較的一定の振幅の期間の間、カ
ウンタ２０は１単位値だけ、計数上げしたり計数下げし
ない。 【効果】 制御信号に急激な変化が生じないようにする
ことができる。
する。カウンタ２０の計数値は出力信号として使われ
る。出力信号は比較器１２により入力信号と比較され、
カウンタ２０が計数上げするか計数下げするかを決める
制御信号を発生する。比較器１４は入力信号とオフセッ
ト数を合計したものと出力信号とを比較する。比較器１
２と１４からの信号はオアゲート１８に供給される。オ
アゲート１８からの信号はカウンタ２０を作動化／非作
動化する。入力信号が比較的一定の振幅の期間の間、カ
ウンタ２０は１単位値だけ、計数上げしたり計数下げし
ない。 【効果】 制御信号に急激な変化が生じないようにする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、制御信号のパラメータ
の変化を制御する条件づけ装置に関する。
の変化を制御する条件づけ装置に関する。
【０００２】
【発明の背景】テレビジョン受像機、ビデオカセットレ
コーダ、音声信号処理回路などの多くの装置において、
振幅あるいは周波数のパラメータの範囲内で生じる入力
信号に関して信頼性をもって動作するように装置を条件
づける制御信号が発生される。テレビジョン受像機にお
けるこの種の制御信号の一例としては、自動利得制御
（ＡＧＣ）信号および自動クロミナンス制御（ＡＣＣ）
信号などがある。通常、これらの制御信号は、例えば、
制御される信号を受け取る入力端子と、パラメータとし
て制御される入力信号が得られる出力端子を有する利得
制御要素を含んでいる閉ループのサブシステムにおいて
発生される。制御信号は、制御される出力信号に応答
し、基準値に対するその出力信号の個別のパラータを測
定し、例えば制御要素を制御するための差の値を発生す
る装置により発生される。
コーダ、音声信号処理回路などの多くの装置において、
振幅あるいは周波数のパラメータの範囲内で生じる入力
信号に関して信頼性をもって動作するように装置を条件
づける制御信号が発生される。テレビジョン受像機にお
けるこの種の制御信号の一例としては、自動利得制御
（ＡＧＣ）信号および自動クロミナンス制御（ＡＣＣ）
信号などがある。通常、これらの制御信号は、例えば、
制御される信号を受け取る入力端子と、パラメータとし
て制御される入力信号が得られる出力端子を有する利得
制御要素を含んでいる閉ループのサブシステムにおいて
発生される。制御信号は、制御される出力信号に応答
し、基準値に対するその出力信号の個別のパラータを測
定し、例えば制御要素を制御するための差の値を発生す
る装置により発生される。
【０００３】多くのシステムにおいて、急激な信号変化
は悪影響を与えることがあるから、制御信号の急激な変
化が信号制御要素に直接供給されることは望ましくな
い。例えば、ＡＧＣ信号における急激な変化は再生され
たビデオ画像にフリッカーを発生させる。それ故、制御
信号はよく低域通過フィルタを介して信号制御要素に結
合される。
は悪影響を与えることがあるから、制御信号の急激な変
化が信号制御要素に直接供給されることは望ましくな
い。例えば、ＡＧＣ信号における急激な変化は再生され
たビデオ画像にフリッカーを発生させる。それ故、制御
信号はよく低域通過フィルタを介して信号制御要素に結
合される。
【０００４】最近、先に述べた多くの装置は信号が２進
の信号形式で処理されるディジタルのハードウェアで構
成されている。（ここで、“２進信号”とは、信号のパ
ラメータ（例えば、振幅）を表わす数を定める“１”と
“０”から成るサンプル・データ信号を意味するもので
あり、２進信号、２の補数信号、２進化１０進信号、グ
レイ符号信号などを含むものである。）２進形式（以
下、ディジタル形式という）の信号を処理する場合、ア
ナログ回路の簡単なディジタル・アナログである回路で
或る種の処理機能を実現することは色々な理由により具
合が悪い。一例として、多数のサンプル遅延要素、重み
付け回路およびディジタル合計回路を必要とする長い時
定数を有するディジタルの低域通過フィルタがある
の信号形式で処理されるディジタルのハードウェアで構
成されている。（ここで、“２進信号”とは、信号のパ
ラメータ（例えば、振幅）を表わす数を定める“１”と
“０”から成るサンプル・データ信号を意味するもので
あり、２進信号、２の補数信号、２進化１０進信号、グ
レイ符号信号などを含むものである。）２進形式（以
下、ディジタル形式という）の信号を処理する場合、ア
ナログ回路の簡単なディジタル・アナログである回路で
或る種の処理機能を実現することは色々な理由により具
合が悪い。一例として、多数のサンプル遅延要素、重み
付け回路およびディジタル合計回路を必要とする長い時
定数を有するディジタルの低域通過フィルタがある
【０００５】
【発明の概要】本発明は、信号のパラメータ、例えば、
時定数を制御する回路を含んでいる。この回路は、制御
された時定数を有する出力信号に対応する蓄積値を増減
させる手段を含んでいる。出力信号および入力信号に応
答する比較回路は、予め定められる速度で蓄積値を選択
的に増減するために蓄積値を増減させる手段を条件づけ
る。
時定数を制御する回路を含んでいる。この回路は、制御
された時定数を有する出力信号に対応する蓄積値を増減
させる手段を含んでいる。出力信号および入力信号に応
答する比較回路は、予め定められる速度で蓄積値を選択
的に増減するために蓄積値を増減させる手段を条件づけ
る。
【０００６】
【実施例】図１は、信号を条件づける装置のディジタル
の実施例を示す。図１において、条件づけられる“入力
信号”はＮビットから成る並列ビット形式であり、条件
づけられた信号、すなわち“出力信号”もＮビットから
成る並列ビット形式であるものとする。この出力信号は
Ｐビットのアップ／ダウンカウンタ２０（Ｐ＞Ｎ）によ
り発生されるが、カウンタ２０から発生される計数値の
上位Ｎビットだけが出力信号として使われる。
の実施例を示す。図１において、条件づけられる“入力
信号”はＮビットから成る並列ビット形式であり、条件
づけられた信号、すなわち“出力信号”もＮビットから
成る並列ビット形式であるものとする。この出力信号は
Ｐビットのアップ／ダウンカウンタ２０（Ｐ＞Ｎ）によ
り発生されるが、カウンタ２０から発生される計数値の
上位Ｎビットだけが出力信号として使われる。
【０００７】入力信号は比較器１２の第１の入力ポート
Ａに供給され、出力信号は比較器１２の第２の入力ポー
トＢに結合される。比較器１２は入力信号が出力信号を
越えるときは常に論理値“１”の出力信号値を発生し、
そうでなければ論理値“０”の出力信号値を発生する。
比較器１２から供給される論理レベルはカウンタ２０の
アップ／ダウン（Ｕ／Ｄ）制御端子に結合される。論理
値“１”および“０”のＵ／Ｄ制御値はそれぞれ計数上
げおよび計数下げするようにカウンタ２０を条件づけ
る。
Ａに供給され、出力信号は比較器１２の第２の入力ポー
トＢに結合される。比較器１２は入力信号が出力信号を
越えるときは常に論理値“１”の出力信号値を発生し、
そうでなければ論理値“０”の出力信号値を発生する。
比較器１２から供給される論理レベルはカウンタ２０の
アップ／ダウン（Ｕ／Ｄ）制御端子に結合される。論理
値“１”および“０”のＵ／Ｄ制御値はそれぞれ計数上
げおよび計数下げするようにカウンタ２０を条件づけ
る。
【０００８】入力信号は、信号合計器１０にも結合され
る。定数値から成るオフセット数が信号合計器１０の第
２入力に供給される。信号合計器１０は、入力信号とオ
フセット数の合計に等しい出力信号を発生する。通常、
Ｎビットの値を合計するように構成される信号合計器は
Ｎ＋１ビットの出力ポートを有する。信号合計器１０か
ら供給される出力信号の上位Ｎビットだけが使われる。
オフセット数は比較的小さい値であり、例えば、２〜６
である。
る。定数値から成るオフセット数が信号合計器１０の第
２入力に供給される。信号合計器１０は、入力信号とオ
フセット数の合計に等しい出力信号を発生する。通常、
Ｎビットの値を合計するように構成される信号合計器は
Ｎ＋１ビットの出力ポートを有する。信号合計器１０か
ら供給される出力信号の上位Ｎビットだけが使われる。
オフセット数は比較的小さい値であり、例えば、２〜６
である。
【０００９】信号合計器１０から供給される出力信号は
比較器１４の第１の入力ポートＡに結合され、カウンタ
２０から発生される出力信号は比較器１４の第２の入力
ポートＢに結合される。合計器１０から供給される信号
がカウンタ２０から発生される出力信号を越える時は常
に比較器１４は論理値“１”の出力値を発生し、さもな
ければ論理値“０”の出力値を発生する。比較器１４か
ら発生される出力信号は反転回路１６に供給され、そこ
で論理値は反転される（補数化される）。
比較器１４の第１の入力ポートＡに結合され、カウンタ
２０から発生される出力信号は比較器１４の第２の入力
ポートＢに結合される。合計器１０から供給される信号
がカウンタ２０から発生される出力信号を越える時は常
に比較器１４は論理値“１”の出力値を発生し、さもな
ければ論理値“０”の出力値を発生する。比較器１４か
ら発生される出力信号は反転回路１６に供給され、そこ
で論理値は反転される（補数化される）。
【００１０】比較器１２および反転回路１６からの出力
信号は２入力オアゲート１８の各入力端子に結合され
る。オアゲート１８の出力信号はカウンタ２０のイネー
ブル端子に結合される。オアゲート１８から発生される
出力信号はそれが論理値“１”の値のときカウンタ２０
が増減するように作動化し、論理値“０”のときカウン
タ２０が増減しないようにする。
信号は２入力オアゲート１８の各入力端子に結合され
る。オアゲート１８の出力信号はカウンタ２０のイネー
ブル端子に結合される。オアゲート１８から発生される
出力信号はそれが論理値“１”の値のときカウンタ２０
が増減するように作動化し、論理値“０”のときカウン
タ２０が増減しないようにする。
【００１１】クロック信号（ＣＬＯＣＫ）がカウンタ２
０のクロック入力端子に供給され、カウンタ２０が作動
化されるとき、カウンタ２０はそれに貯えられている現
計数値を各クロックパルスについて１単位だけ増減す
る。カウンタ２０が１２ビットのカウンタであり、Ｎ＝
７であるものとすると、Ｎビットの出力信号は３２個の
クロックパルス毎に１単位だけ増減するにすぎない。時
定数、すなわち出力信号のスルーレートはクロック信号
の周波数により決まる。従って、クロック信号の周波数
は設計的事項である。
０のクロック入力端子に供給され、カウンタ２０が作動
化されるとき、カウンタ２０はそれに貯えられている現
計数値を各クロックパルスについて１単位だけ増減す
る。カウンタ２０が１２ビットのカウンタであり、Ｎ＝
７であるものとすると、Ｎビットの出力信号は３２個の
クロックパルス毎に１単位だけ増減するにすぎない。時
定数、すなわち出力信号のスルーレートはクロック信号
の周波数により決まる。従って、クロック信号の周波数
は設計的事項である。
【００１２】図１の回路の動作について図３の信号波形
を参照しながら説明する。図３に関して、入力信号ＩＮ
ＰＵＴおよび出力信号ＯＵＴＰＵＴは便宜上アナログ形
式で描かれている。入力信号のサンプル周波数はカウン
タ２０に供給されるクロック信号ＣＬＯＣＫの周波数よ
りずっと高いものと仮定する。またＰはＮに等しく、す
なわちカウンタ２０はＮビットのカウンタであるものと
仮定する。従って、カウンタ２０が作動化されるとき、
出力信号は各クロック信号について増減する。信号ＩＮ
ＰＵＴは比較器１２の入力ポートＡに結合され、信号Ｉ
ＮＰＵＴ＋ＯＦＦＳＥＴは比較器１４の入力ポートＡに
結合される。信号ＯＵＴＰＵＴは比較器１２と１４の各
入力ポートＢに結合される。Ａ＞Ｂ１２およびＡ＞Ｂ
１４の波形は、所定の入力信号について比較器１２と１
４からそれぞれ発生される出力信号である。ＥＮＡＢＬ
Ｅの波形はオアゲート１８から供給される出力信号であ
る。
を参照しながら説明する。図３に関して、入力信号ＩＮ
ＰＵＴおよび出力信号ＯＵＴＰＵＴは便宜上アナログ形
式で描かれている。入力信号のサンプル周波数はカウン
タ２０に供給されるクロック信号ＣＬＯＣＫの周波数よ
りずっと高いものと仮定する。またＰはＮに等しく、す
なわちカウンタ２０はＮビットのカウンタであるものと
仮定する。従って、カウンタ２０が作動化されるとき、
出力信号は各クロック信号について増減する。信号ＩＮ
ＰＵＴは比較器１２の入力ポートＡに結合され、信号Ｉ
ＮＰＵＴ＋ＯＦＦＳＥＴは比較器１４の入力ポートＡに
結合される。信号ＯＵＴＰＵＴは比較器１２と１４の各
入力ポートＢに結合される。Ａ＞Ｂ１２およびＡ＞Ｂ
１４の波形は、所定の入力信号について比較器１２と１
４からそれぞれ発生される出力信号である。ＥＮＡＢＬ
Ｅの波形はオアゲート１８から供給される出力信号であ
る。
【００１３】時間ｔ１−ｔ４において、カウンタ２０が
作動化され、比較器１２の出力は高い。この期間の間、
カウンタ２０はクロック信号のサイクル毎に１単位だけ
その計数値を増加させるように条件づけられる。信号Ｏ
ＵＴＰＵＴは信号ＩＮＰＵＴのスルーレートに比べて比
較的遅い速度で正に変化することが分る。
作動化され、比較器１２の出力は高い。この期間の間、
カウンタ２０はクロック信号のサイクル毎に１単位だけ
その計数値を増加させるように条件づけられる。信号Ｏ
ＵＴＰＵＴは信号ＩＮＰＵＴのスルーレートに比べて比
較的遅い速度で正に変化することが分る。
【００１４】時間ｔ５−ｔ１０において、カウンタ２０
は再び作動化されるが、この期間の間比較器１２の出力
は低く、従ってカウンタ２０はその計数値を減少させる
ように条件づけられる。信号ＯＵＴＰＵＴはクロック信
号のサイクル当り１単位だけ減少し、信号ＩＮＰＵＴの
負方向のスルーレートに比べて比較的長い負方向のスル
ーレートを発生する。図３に示される他のすべての時間
において、イネーブル信号は低く、カウンタ２０は増減
することはできない。これらの時間の間、最後の計数値
がカウンタ２０に貯えられる。
は再び作動化されるが、この期間の間比較器１２の出力
は低く、従ってカウンタ２０はその計数値を減少させる
ように条件づけられる。信号ＯＵＴＰＵＴはクロック信
号のサイクル当り１単位だけ減少し、信号ＩＮＰＵＴの
負方向のスルーレートに比べて比較的長い負方向のスル
ーレートを発生する。図３に示される他のすべての時間
において、イネーブル信号は低く、カウンタ２０は増減
することはできない。これらの時間の間、最後の計数値
がカウンタ２０に貯えられる。
【００１５】比較器１２は入力信号の正方向の変化に追
従するようにカウンタ２０を作動化し、比較器１４と反
転回路１６は入力信号の負方向の変化に追従するように
カウンタ２０を作動化する。比較器１４に結合される入
力信号に供給されるオフセット値は、例えば、時間ｔ４
−ｔ５の間のように入力信号が比較的一定のとき、１単
位だけ交互に増減することができないように組み込まれ
る。
従するようにカウンタ２０を作動化し、比較器１４と反
転回路１６は入力信号の負方向の変化に追従するように
カウンタ２０を作動化する。比較器１４に結合される入
力信号に供給されるオフセット値は、例えば、時間ｔ４
−ｔ５の間のように入力信号が比較的一定のとき、１単
位だけ交互に増減することができないように組み込まれ
る。
【００１６】図１および図３に示すように、信号ＯＵＴ
ＰＵＴの正方向のスルーレートと負方向のスルーレート
は等しい。これらは増減する期間の間、カウンタ２０に
異なる周波数のクロック信号を選択的に供給することに
より等しくないようにしてもよい。比較器１２からの出
力信号はカウンタ２０に供給される２つのクロック信号
間の選択を行うために用いることができる。
ＰＵＴの正方向のスルーレートと負方向のスルーレート
は等しい。これらは増減する期間の間、カウンタ２０に
異なる周波数のクロック信号を選択的に供給することに
より等しくないようにしてもよい。比較器１２からの出
力信号はカウンタ２０に供給される２つのクロック信号
間の選択を行うために用いることができる。
【００１７】ＰがＮに等しいものと仮定したので、図３
に示すように、出力信号は各クロックサイクルについて
１単位だけ増減された。代りに、ＰがＱビットだけＮよ
り大きいと、出力信号は２Ｑクロックサイクル毎に１単
位だけ増減される。
に示すように、出力信号は各クロックサイクルについて
１単位だけ増減された。代りに、ＰがＱビットだけＮよ
り大きいと、出力信号は２Ｑクロックサイクル毎に１単
位だけ増減される。
【００１８】図２に示す装置は、オフセット信号が比較
器１４に供給される入力信号に供給されるのではなく
て、比較器１４に結合される出力信号に供給されること
を除けば、図１に示す装置と同様のものである。図２に
おいて、オフセット値および出力信号は減算器４００の
減数入力ポートおよび被減数入力ポートにそれぞれ結合
され、そこで一定のオフセット値が出力信号から引かれ
る。この減算器４００から発生される出力信号からオフ
セット値を引いたものは比較器１４の入力ポートＢに結
合される。図２に示す回路の動作は図１に示す回路につ
いて説明したものと同様である。
器１４に供給される入力信号に供給されるのではなく
て、比較器１４に結合される出力信号に供給されること
を除けば、図１に示す装置と同様のものである。図２に
おいて、オフセット値および出力信号は減算器４００の
減数入力ポートおよび被減数入力ポートにそれぞれ結合
され、そこで一定のオフセット値が出力信号から引かれ
る。この減算器４００から発生される出力信号からオフ
セット値を引いたものは比較器１４の入力ポートＢに結
合される。図２に示す回路の動作は図１に示す回路につ
いて説明したものと同様である。
【００１９】図１および図２の回路の両方に関して、入
力信号のダイナミックレンジがＮビットの信号で表わす
ことのできる全ての取り得る値を含むならば、信号合計
器と減算器４００の出力値はオーバーフローしたり、ア
ンダーフローすることがあることが分る。オーバーフロ
ーおよびアンダーフローは生じないようにしなければな
らない。さもないと、これらの回路は間違った結果を生
ずることになる。オーバーフローおよびアンダーフロー
の防止は、オーバーフローおよび／またはアンダーフロ
ーが生じる期間の間、合計器１０または減算器４００か
ら発生される出力値をそれらのダイナミックレンジの限
界に対応する値にクランプすることにより実現すること
ができる。この種の回路はディジタル信号処理の技術分
野の当業者に知られているから、ここでは説明しない。
力信号のダイナミックレンジがＮビットの信号で表わす
ことのできる全ての取り得る値を含むならば、信号合計
器と減算器４００の出力値はオーバーフローしたり、ア
ンダーフローすることがあることが分る。オーバーフロ
ーおよびアンダーフローは生じないようにしなければな
らない。さもないと、これらの回路は間違った結果を生
ずることになる。オーバーフローおよびアンダーフロー
の防止は、オーバーフローおよび／またはアンダーフロ
ーが生じる期間の間、合計器１０または減算器４００か
ら発生される出力値をそれらのダイナミックレンジの限
界に対応する値にクランプすることにより実現すること
ができる。この種の回路はディジタル信号処理の技術分
野の当業者に知られているから、ここでは説明しない。
【００２０】図４は本発明のアナログの実施例を示す。
この回路は、比較的長い時定数を信号に与える必要のあ
る集積回路に用いられる。この回路は、集積回路形式で
実現される比較的小さい値のキャパシタンスを使用する
という点において簡単な低域通過フィルタに比べて利点
がある。
この回路は、比較的長い時定数を信号に与える必要のあ
る集積回路に用いられる。この回路は、集積回路形式で
実現される比較的小さい値のキャパシタンスを使用する
という点において簡単な低域通過フィルタに比べて利点
がある。
【００２１】図４において、アナログの入力信号が端子
２００に結合され、オフセット値ＶＲＥＦは端子２０１
に結合される。出力信号は結線２２０から得られる。入
力信号および出力信号は図１における比較器１２に対応
する比較器２０８の各入力端子に結合される。入力信号
およびオフセット値はそれぞれ抵抗Ｒ１およびＲ２を介
してノード２０２に供給される。抵抗Ｒ１，Ｒ２，Ｒ７
および増幅器２０４と２０６は電圧合計回路網を形成す
る。抵抗Ｒ１，Ｒ２およびＲ７は等しい値であり増幅器
２０４は高利得のものであると仮定する。それ故、増幅
器２０６から供給それる出力信号はＶＩＮＰＵＴ＋Ｖ
ＯＦＦＳＥＴに等しい。ここでＶＩＮＰＵＴおよびＶ
ＯＦＦＳＥＴは入力信号とオフセット信号の振幅値であ
る。入力信号とオフセット信号を加えたものおよび出力
信号は図１の比較器１４に対応する比較器２１０の各入
力端子に結合される。比較器２０８と２１０は、それら
の（＋）入力端子に供給される信号が（−）入力端子に
供給される信号を越えるときだけ高レベルの出力信号を
発生し、そうでなければ低レベルの出力信号を発生す
る。
２００に結合され、オフセット値ＶＲＥＦは端子２０１
に結合される。出力信号は結線２２０から得られる。入
力信号および出力信号は図１における比較器１２に対応
する比較器２０８の各入力端子に結合される。入力信号
およびオフセット値はそれぞれ抵抗Ｒ１およびＲ２を介
してノード２０２に供給される。抵抗Ｒ１，Ｒ２，Ｒ７
および増幅器２０４と２０６は電圧合計回路網を形成す
る。抵抗Ｒ１，Ｒ２およびＲ７は等しい値であり増幅器
２０４は高利得のものであると仮定する。それ故、増幅
器２０６から供給それる出力信号はＶＩＮＰＵＴ＋Ｖ
ＯＦＦＳＥＴに等しい。ここでＶＩＮＰＵＴおよびＶ
ＯＦＦＳＥＴは入力信号とオフセット信号の振幅値であ
る。入力信号とオフセット信号を加えたものおよび出力
信号は図１の比較器１４に対応する比較器２１０の各入
力端子に結合される。比較器２０８と２１０は、それら
の（＋）入力端子に供給される信号が（−）入力端子に
供給される信号を越えるときだけ高レベルの出力信号を
発生し、そうでなければ低レベルの出力信号を発生す
る。
【００２２】比較器２０８と２１０から発生される出力
信号は、エミッタ結合トランジスタ２１２と抵抗Ｒ３を
含むアナログのオアゲートの各入力端子に供給される。
オアゲートの出力はスイッチＳ１を制御するように結合
され、信号ＣＬＯＣＫを別のスイッチＳ２とＳ３に選択
的に通過させる。このクロック信号は、スイッチＳ２と
Ｓ３に結合されるとき、それが高レベルのパルスであれ
ばスイッチＳ２とＳ３を閉じ、低レベルのパルスならば
スイッチＳ２とＳ３を開く。スイッチＳ２とＳ３の制御
端子および大地電位間に結合される抵抗Ｒ６はクロック
パルスが無いときスイッチＳ２とＳ３が開いていること
を確実にするものである。
信号は、エミッタ結合トランジスタ２１２と抵抗Ｒ３を
含むアナログのオアゲートの各入力端子に供給される。
オアゲートの出力はスイッチＳ１を制御するように結合
され、信号ＣＬＯＣＫを別のスイッチＳ２とＳ３に選択
的に通過させる。このクロック信号は、スイッチＳ２と
Ｓ３に結合されるとき、それが高レベルのパルスであれ
ばスイッチＳ２とＳ３を閉じ、低レベルのパルスならば
スイッチＳ２とＳ３を開く。スイッチＳ２とＳ３の制御
端子および大地電位間に結合される抵抗Ｒ６はクロック
パルスが無いときスイッチＳ２とＳ３が開いていること
を確実にするものである。
【００２３】比較器２０８からの出力信号はバッファ増
幅器２１４で反転され、スイッチＳ２とＳ３の各信号入
力端子に結合される。スイッチＳ２とＳ３の信号出力端
子は結線２２０に対してゲート制御される電流源として
動作するように接続されたＰ形のトランジスタＰ１とＮ
形のトランジスタＮ１の制御電極にそれぞれ結合され
る。積分コンデンサＣ１は結線２２０と一定電位点間に
結合される。
幅器２１４で反転され、スイッチＳ２とＳ３の各信号入
力端子に結合される。スイッチＳ２とＳ３の信号出力端
子は結線２２０に対してゲート制御される電流源として
動作するように接続されたＰ形のトランジスタＰ１とＮ
形のトランジスタＮ１の制御電極にそれぞれ結合され
る。積分コンデンサＣ１は結線２２０と一定電位点間に
結合される。
【００２４】トランジスタＰ１は、その制御電極が比較
的負にバイアスされるとき、コンデンサＣ１に充電電流
を供給し、その制御電極が比較的正にバイアスされると
き実効的に開放回路にされる。トランジスタＮ１は、そ
の制御電極が比較的正にバイアスされるとき、コンデン
サＣ１に充電電流を供給し、その制御電極が比較的負に
バイアスされるとき実効的に開放回路にされる。トラン
ジスタＰ１の制御電極と正の供給電位間に結合される抵
抗Ｒ４およびトランジスタＮ１の制御電極と大地間に結
合される抵抗Ｒ５は、スイッチＳ２とＳ３が開いている
とき、トランジスタＰ１とＮ１がバイアスされないこと
を確実にするものである。
的負にバイアスされるとき、コンデンサＣ１に充電電流
を供給し、その制御電極が比較的正にバイアスされると
き実効的に開放回路にされる。トランジスタＮ１は、そ
の制御電極が比較的正にバイアスされるとき、コンデン
サＣ１に充電電流を供給し、その制御電極が比較的負に
バイアスされるとき実効的に開放回路にされる。トラン
ジスタＰ１の制御電極と正の供給電位間に結合される抵
抗Ｒ４およびトランジスタＮ１の制御電極と大地間に結
合される抵抗Ｒ５は、スイッチＳ２とＳ３が開いている
とき、トランジスタＰ１とＮ１がバイアスされないこと
を確実にするものである。
【００２５】スイッチＳ１がオアゲートにより閉じる
（作動化される）と、比較器２０８の出力がそれぞれ高
い値であるか低い値であるかどうかに依存して、コンデ
ンサＣ１は選択的に充電されあるいは放電される。充電
（または放電）の増大は、クロックパルスの幅およびト
ランジスタＰ１（Ｎ１）のパラメータに依存する。正お
よび負の出力スルーレートは、トランジスタＰ１とＮ１
について選択された相対的設計パラメータに依存して同
じであったり、異なったりする。
（作動化される）と、比較器２０８の出力がそれぞれ高
い値であるか低い値であるかどうかに依存して、コンデ
ンサＣ１は選択的に充電されあるいは放電される。充電
（または放電）の増大は、クロックパルスの幅およびト
ランジスタＰ１（Ｎ１）のパラメータに依存する。正お
よび負の出力スルーレートは、トランジスタＰ１とＮ１
について選択された相対的設計パラメータに依存して同
じであったり、異なったりする。
【００２６】結線２２０における出力信号は、スイッチ
Ｓ１が閉じているとき各クロックパルスについて１充電
単位だけ増減する。この応答レートは、出力（２２０）
と比較器２０８および２１０の入力端子間の帰還路にお
ける減衰器を含ませることにより長くすることができ
る。
Ｓ１が閉じているとき各クロックパルスについて１充電
単位だけ増減する。この応答レートは、出力（２２０）
と比較器２０８および２１０の入力端子間の帰還路にお
ける減衰器を含ませることにより長くすることができ
る。
【図１】本発明を具体化するディジタル信号条件づけ回
路のブロック図である。
路のブロック図である。
【図２】本発明を具体化する別のディジタル信号条件づ
け回路のブロック図である。
け回路のブロック図である。
【図３】本発明の動作を理解するのに有用な波形を示
す。
す。
【図４】本発明を具体化するアナログの制御信号条件づ
け回路を一部ブロック図で示し、一部概略図で示したも
のである。
け回路を一部ブロック図で示し、一部概略図で示したも
のである。
１０ 合計器 １２ 比較器 １４ 比較器 １８ オアゲート ２０ カウンタ ４００ 減算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バース アラン キヤンフイールド アメリカ合衆国 インデイアナ州 インデ イアナポリスノース・ハートマン・ドライ ブ 5129 (72)発明者 ラツセル トーマス フリング アメリカ合衆国 イリノイ州 ネイパビル グリーン・トレイルズ・ドライブ 1369
Claims (1)
- 【請求項１】 入力信号を受け取る入力端子と、 出力信号を供給する出力端子と、 前記入力信号および前記出力信号に応答し、前記入力信
号が前記出力信号より大きいとき第１の状態をとり、前
記入力信号が前記出力信号より小さいとき第２の状態を
とる第１の信号を発生する手段と、 前記入力信号および前記出力信号に応答し、前記入力信
号が前記出力信号よりも予め定められるオフセット値だ
け大きいとき前記第２の状態を示し、そうでなければ前
記第１の状態を示す第２の信号を発生する手段と、 出力値を貯える手段を含んでおり、前記第１の信号によ
り示される状態に応答し、前記第１および第２の信号の
何れかが前記第１および第２の状態の中の予め定められ
る一方を示すならば前記出力値を増減させる手段とを含
んでいる、信号条件づけ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US520204 | 1990-05-07 | ||
| US07/520,204 US5063580A (en) | 1990-05-07 | 1990-05-07 | Apparatus for conditioning a control signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05328253A true JPH05328253A (ja) | 1993-12-10 |
| JP3230191B2 JP3230191B2 (ja) | 2001-11-19 |
Family
ID=24071602
Family Applications (1)
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|---|---|---|---|
| JP19467991A Expired - Fee Related JP3230191B2 (ja) | 1990-05-07 | 1991-05-02 | 信号の変化を制御する装置 |
Country Status (10)
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|---|---|
| US (1) | US5063580A (ja) |
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| JP (1) | JP3230191B2 (ja) |
| KR (1) | KR100224285B1 (ja) |
| CN (1) | CN1050485C (ja) |
| CA (1) | CA2039793A1 (ja) |
| DE (1) | DE69112696T2 (ja) |
| ES (1) | ES2076403T3 (ja) |
| FI (1) | FI102648B (ja) |
| MY (1) | MY106140A (ja) |
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| DE102004042489B4 (de) | 2004-08-31 | 2012-03-29 | Siemens Ag | Medizinische Untersuchungs- oder Behandlungseinrichtung mit dazugehörigem Verfahren |
| KR101728559B1 (ko) * | 2011-11-25 | 2017-04-20 | 엘에스산전 주식회사 | Ｐｌｃ 고속카운터 모듈의 입력회로 |
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|---|---|---|---|---|
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| US4086538A (en) * | 1975-12-29 | 1978-04-25 | Honeywell Inc. | Gated pulse generator |
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| DE2723299C3 (de) * | 1977-05-24 | 1981-06-19 | Wandel & Goltermann Gmbh & Co, 7412 Eningen | Anordnung mit einem Einstellknopf zum Erzeugen von Fortschaltimpulsen für ein digitales Stellglied |
| DE3142199A1 (de) * | 1980-11-03 | 1982-06-16 | Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven | Schaltungsanordnung zur verstaerkung elektrischer signale, die mit einer schaltung zum ausgleichen einer unerwuenschten komponente versehen ist |
| JPS60137117A (ja) * | 1983-11-30 | 1985-07-20 | Nec Home Electronics Ltd | デイジタルフイルタ回路 |
| US4635102A (en) * | 1984-10-24 | 1987-01-06 | Rca Corporation | Chroma signal amplitude control apparatus |
| US4715051A (en) * | 1985-04-12 | 1987-12-22 | Giardina Joseph J | Electronic potentiometer |
| DE3521610A1 (de) * | 1985-06-15 | 1986-12-18 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Geraet zum erkennen relativer extrema |
-
1990
- 1990-05-07 US US07/520,204 patent/US5063580A/en not_active Expired - Lifetime
-
1991
- 1991-04-04 CA CA002039793A patent/CA2039793A1/en not_active Abandoned
- 1991-04-08 MY MYPI91000580A patent/MY106140A/en unknown
- 1991-05-02 EP EP91107060A patent/EP0456102B1/en not_active Expired - Lifetime
- 1991-05-02 DE DE69112696T patent/DE69112696T2/de not_active Expired - Fee Related
- 1991-05-02 JP JP19467991A patent/JP3230191B2/ja not_active Expired - Fee Related
- 1991-05-02 ES ES91107060T patent/ES2076403T3/es not_active Expired - Lifetime
- 1991-05-02 KR KR1019910007071A patent/KR100224285B1/ko not_active IP Right Cessation
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- 1991-05-06 FI FI912175A patent/FI102648B/fi active IP Right Grant
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| CA2039793A1 (en) | 1991-11-08 |
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| FI912175A (fi) | 1991-11-08 |
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