JPS6013333B2 - 位相同期方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、位相同期方式、特に位相制御のきざみを小さ
くすることにより出力ジツタを小さく抑え、かつ全ディ
ジタルによる簡単な回路構成によって位相追従を行わせ
るようにした位相同期方式に関するものである。

従来、位相同期方式として一般に電圧制御発振器（ＶＣ
Ｏ）を用いたアナログ位相同期方式が知られている。こ
れに対し最近入力周波数信号よりも充分に高い周波数を
もつ発振器を用意し、その発振周波数を分周した信号と
入力周波数信号とを位相比較し、上記発振器の出力を禁
止制御するようにしたディジタル位相同期方式が知られ
ている。前後者の方式は、前者にくらべて多くの利点を
もつている。特に前者方式では制御回路がアナログ素子
で構成されるが、後者方式では制御回路が信頼性や調整
の容易さの面で優れているディジタルＩＣで構成できる
。本発明は上記ディジタル位相同期方式に類し、従来技
術に〈らべ、さらに回路規模を縮小し、出力ジッタを小
さく抑えることを目的としており、上記発振周波数を分
周した出力信号を入力周波数信号と位相比較する手段を
単一の遅延形フリップフロップ（Ｄ−ＦＦ）を用い、該
遅延形フリップフロツプの１つの入力端子に与えられた
入力周波数信号が分局手段の出力信号の１パルス分遅れ
て該遅延形フリツプフロップの出力端子に現われること
によって位相の遅延または進相状態を作成するよう構成
したことを特徴としている。以下図を用いて説明する。
第１図は本発明の位相同期方式の一実施例を示し、第２
図は第１図図示各部のタイムチャート、第２図ａは位相
比較器２のタイムチャート、第２図ｂは入力位相が出力
位相よりも遅れている場合で、第２図ｃは入力位相が出
力位相よりも進んでいる場合を示す。第３図は勾配過負
時の入出力ジッ夕、第４図は出力ジッ夕特性を夫々示す
。第１図において１は分周回路でカウン外こより構成さ
れたもの、２は位相比較回路で入力クロックと出力ク。
ックを続鰍周期で位相比較するもの、３は禁止パルス発
生回路で入出力クロックの位相比較条件により禁止パル
スを発生するもの、４は発振器で入力周波数〆，Ｎに比
して、非常に高い周波数を有するものを表わしている。
今、内部発振周波数ナｓは引込範囲分だけ高周波側に設
定しておく、この状態で出力信号は入力信号と位相比較
器２によって位相比較される。そして該出力信号側が入
力信号にくらべて位相が進んでいれば禁止パルス発生回
路３は、禁止パルスを発生して高周波発振器４の出力を
１ビット禁止する。また該出力信号側が入力信号側にく
らべて、位相が遅れていれば禁止されない、従っていず
れの場合もこの系は出力位相を入力位相に追随せしめる
ようにしている。この間の様子は第２図を参照しつつそ
の動作を説明する。第２図ａは位相比較器（ＰＣ）部２
のタイムチャートで■が入力信号、■が出力信号である
。〔１〕の部分は出力信号■が入力信号■よりも進んで
いる場合で、この時■は“０”→“１”になる。この部
分をタイムスケールを拡大して見たのが第２図ｂで、禁
止パルス発生回路３により■のような禁止パルスが得ら
れる。■により■の発振器クロックが１ビット分除去さ
れ■のようなパルス列が生成される。分周回路１により
■はＮ分周され、その結果、出力クロックは発振器クロ
ック１ビット分だけ遅れ、入力クロックの位相に近ずく
ように制御される。〔Ｕ〕の部分は入力信号■が出力信
号■よりも進んでいる場合で、このとき■は■のように
正極性のフリップフロップ１段分のヒゲが出る。このヒ
ゲが■の発振器クロックの立ち上りに引つかからなけれ
ば、■は“１”のままであるため禁止は起こらない。た
またま■のヒゲが■の立ち上りに引つかかった場合でも
、第２図ｃに示すように■のクロックには影響を及ぼさ
ず、正常の動作をする。

以上のように出力クロックは入力クロツクに位相追従す
るように制御される。ただ、この系の周波数引込範囲は
分周比Ｎ、Ｍに依存し、次式で与えられる。〆Ｓ瑞瑞に
・）ミメ…ミ舎 ‘１１‘１｝式のような範囲に
入力周波数ナ，Ｎがあれば引込可能である。

又、｛１）式よりＭ→大とする程引込範囲は狭くなる。
次に出力クロツクのジツタと分周比Ｎ、Ｍとの関係を説
明する。

一般にディジタル位相同期系では入力にジッタがない場
合でもアイドルジッタが存在する。

本方式のアイドルジッタのＰ−Ｐ値■ｉｄは出力クロッ
クナＯＵＴに対し、次式で与えられる。■ｉｄ＝傘ム処
（ｒａｄ） ■ナＳすなわち、高周波クロ
ック禁止により１ビット分のアイドルジツタを生ずるが
、分周比Ｎを充分大きく選んで出力ジッタを抑えている
。

入力に正弦波ジッタがある場合でもジッタ抑圧効果が得
られる。第３図は勾配過負荷入力位相、出力位相の波形
を表わしたもので勾配過負荷時には出力ジッ夕Ｐ−Ｐ値
■ｊ。は入力ジツタ周波数〆ｊに依存し、次式で与えら
れる。偽：家害；（ｒａｄ） ｔ３｝ また、勾配過負荷しないとき「すなわち “表意書号 ■ に対しては、系が入力位相に追従してしまうため、■ｊ
。

は入力ジッタＰ−Ｐ値■ｊｉに等しくなる。本系の位相
制御はずこのサンプリングで起こるから、出力ジッタＰ
−Ｐ値■ｊ。の入力周波数依存曲ま午；毎の周期性をも
つ・以上のことからプｊ−■ｊ。特性は第４図のように
なる。この結果Ｍを大とする程ジッタ抑圧効果が大きく
なる。なお■ぷま、キデ毎にピ−クを生ずるが・この付
近の■ｊ。の周波数は低く、これらのジッタ成分は実際
上問題とならない。以上説明したように、本発明の回路
構成により、すべてディジタル回路で構成でき、従釆の
方式にくらべて極めて簡単な回路規模で、出力ジッタを
小さく抑えることができ、その効果は絶大である。

特に低速領域（例えば電話回線を用いた端末間同期）に
は有効な方式で、回路構成が簡単なことからＬＳＩ化に
有利で小形高性能化の目的を達成することができる。

【図面の簡単な説明】

第１図は本発明の位相同期方式の一実施例構成を示し、
第２図は第１図図示各部のタイムチャート、第２図ａは
位相比較器２のタイムチャート・第２図ｂは入力位相が
出力位相よりも遅れている場合で、第２図ｃは入力位相
が出力位相よりも進んでいる場合を示す。 第３図は勾配過負荷時の入出力ジッタを示し、第４図は
出力ジツタの入力ジツタ周波数依存性を示す。１・・・
・・・分周回路、２・・・・・・位相比較回路、３・…
・・禁止パルス発生回路、４・・…・発振器。 第１図第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 入力周波数に比べて充分に高い周波数の固定発振器
   と、該発振器の出力を基準周波数よりも同期引込範囲だ
   け高い周波数に分周する分周手段と該分周手段の出力信
   号と入力信号とを位相比較する位相比較手段とを有し、
   該位相比較手段において、該分周手段の出力信号が入力
   信号に対して進み位相であることが検出さた時、該発振
   器の出力を禁止制御することにより分周手段の出力を入
   力周波数信号と位相同期させるデイジタル位相同期方式
   であって、上記位相比較手段で比較したその結果の出力
   を禁止パルス発生回路に入力し、上記発振器の１つのク
   ロツクを上記禁止パルス発生回路によって作成された禁
   止パルスを用いてインヒビツト制御を行ない、得られた
   パルス列を前記分周回路によって分周し出力クロツクと
   することを特徴とする位相周期方式。