JPS60214116A - デジタル式位相制御回路 - Google Patents
デジタル式位相制御回路Info
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- JPS60214116A JPS60214116A JP59070348A JP7034884A JPS60214116A JP S60214116 A JPS60214116 A JP S60214116A JP 59070348 A JP59070348 A JP 59070348A JP 7034884 A JP7034884 A JP 7034884A JP S60214116 A JPS60214116 A JP S60214116A
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- Japan
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- phase control
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- 238000001514 detection method Methods 0.000 claims description 15
- 230000010355 oscillation Effects 0.000 claims description 4
- 101150103383 phiA gene Proteins 0.000 abstract 4
- 230000010363 phase shift Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基準信号に関して所定の位相関係をもった信号
を出力させてデジタル的に位相制御するように構成した
位相制御回路に関する。
を出力させてデジタル的に位相制御するように構成した
位相制御回路に関する。
従来からデジタル的に位相を制御する位相制御回路が各
種電気機器に組み込まれている。この場合、典型的には
第１図に示すような位相制御方式が使用されている。す
なわち、基準信号発生回路ｌで発生する信号に同期して
微分回路２において前記基準信号の２倍の微分パルスを
発生させ、ノコギリ波発生回路３はこの微分パルスによ
りコンデンサ、または演算増幅器を用いた積分器の充放
電を行ってノコギリ波を発生する。コンパレータ４は検
出回路６の誤差信号と前記ノコギリ波とを比較して検出
回路６の出力に応じてパルス幅の制御された信号を出力
する。このパルス幅が制御された信号をフリップフロッ
プで構成する変換回路５において基準信号と同じ周波数
に同期させた位相シフト信号φＢに変換して出力する。
種電気機器に組み込まれている。この場合、典型的には
第１図に示すような位相制御方式が使用されている。す
なわち、基準信号発生回路ｌで発生する信号に同期して
微分回路２において前記基準信号の２倍の微分パルスを
発生させ、ノコギリ波発生回路３はこの微分パルスによ
りコンデンサ、または演算増幅器を用いた積分器の充放
電を行ってノコギリ波を発生する。コンパレータ４は検
出回路６の誤差信号と前記ノコギリ波とを比較して検出
回路６の出力に応じてパルス幅の制御された信号を出力
する。このパルス幅が制御された信号をフリップフロッ
プで構成する変換回路５において基準信号と同じ周波数
に同期させた位相シフト信号φＢに変換して出力する。
検出回路６はφＡ゛ とφＢ゛ との位相差を電圧とし
て検出する検出回路である。すなわち、通常、位相制御
回路からの出力信号φＡおよびφＢによって位相制御さ
れる被位相制御回路からの帰還信号φＡ゛およびφＢ”
との位相差を電圧として検出している。
て検出する検出回路である。すなわち、通常、位相制御
回路からの出力信号φＡおよびφＢによって位相制御さ
れる被位相制御回路からの帰還信号φＡ゛およびφＢ”
との位相差を電圧として検出している。
そこで、このような回路構成の場合、主たる回路がアナ
ログ的な動作を行うために回路構成部品の温度ドリフト
の影響やノコギリ波のレベル調整等を行なわなければな
らず、結局、この種の従来技術ではアナログ的調節が必
要であるために操作が煩雑となる不都合があった。 。
ログ的な動作を行うために回路構成部品の温度ドリフト
の影響やノコギリ波のレベル調整等を行なわなければな
らず、結局、この種の従来技術ではアナログ的調節が必
要であるために操作が煩雑となる不都合があった。 。
また、制御精度を向上させるために検出回路６のゲイン
を上げると、制御ループの位相ずれが惹起したり、制御
量が過大となるために制御系全体が不安定となってハン
チングを生じ、位相制御動作が不安定となる等の欠点が
露呈して（る。従って、高精度の位相制御が困難となる
難点があった。
を上げると、制御ループの位相ずれが惹起したり、制御
量が過大となるために制御系全体が不安定となってハン
チングを生じ、位相制御動作が不安定となる等の欠点が
露呈して（る。従って、高精度の位相制御が困難となる
難点があった。
本発明はこれらの欠点を解消し高精度で制御可能な位相
制御回路を得ることを目的とする。
制御回路を得ることを目的とする。
前記の目的を達成するために、本発明は基準信号とある
位相差をもつ他の信号を出力する位相差側？ｌ［１１回
路において、被制御装置の前記２つの信号によって制御
される２つの出力間の位相差を検出する回路と、この検
出回路の出力のレベルによって分周回路の入力信号のパ
ルス数を制御する回路と、この制御回路の動作時間間隔
を制御する発振回路とを備えることを特徴とする。
位相差をもつ他の信号を出力する位相差側？ｌ［１１回
路において、被制御装置の前記２つの信号によって制御
される２つの出力間の位相差を検出する回路と、この検
出回路の出力のレベルによって分周回路の入力信号のパ
ルス数を制御する回路と、この制御回路の動作時間間隔
を制御する発振回路とを備えることを特徴とする。
次に、本発明に係るデジタル式位相制御回路について好
適な実施例を挙げ、添付の図面を参照して以下詳細に説
明する。
適な実施例を挙げ、添付の図面を参照して以下詳細に説
明する。
そこで、第２図において参照符号１０は基準信号発生器
を示し、また、参照符号１１並びに１２は、夫々、分周
器を示す。基準信号発生器１０と分周器１２との間には
この分周器１２のトリガーパルス数を制御するゲート回
路１３が介装され、前記の分周器１２は出力φＢを、ま
た、前記分周器１１はφへの出力信号を発する。前記ゲ
ート回路１３にはアンドゲート１６並びに１７の出力側
が接続する。
を示し、また、参照符号１１並びに１２は、夫々、分周
器を示す。基準信号発生器１０と分周器１２との間には
この分周器１２のトリガーパルス数を制御するゲート回
路１３が介装され、前記の分周器１２は出力φＢを、ま
た、前記分周器１１はφへの出力信号を発する。前記ゲ
ート回路１３にはアンドゲート１６並びに１７の出力側
が接続する。
実質的に作動状態を示す帰還信号φＢ”、φＡ。
を発する被制御回路１９と接続された検出回路２０の出
力側は、夫々、コンパレータ１４．１５の一方の入力端
子と接続する。コンパレータ１４の他方の入力端子には
十の基準電圧＋Ｖｒｅｆが入力され、また、コンパレー
タ１５の他方の入力端子には−の基準電圧−Ｖｒｅｆが
入力される。このコンパレータ１４．１５は検出回路２
０の出力電圧を進み信号または遅れ信号に変換する。発
振器１８の出力側は夫々アンドゲート１６．１７の他方
の入力端子と接続している。
力側は、夫々、コンパレータ１４．１５の一方の入力端
子と接続する。コンパレータ１４の他方の入力端子には
十の基準電圧＋Ｖｒｅｆが入力され、また、コンパレー
タ１５の他方の入力端子には−の基準電圧−Ｖｒｅｆが
入力される。このコンパレータ１４．１５は検出回路２
０の出力電圧を進み信号または遅れ信号に変換する。発
振器１８の出力側は夫々アンドゲート１６．１７の他方
の入力端子と接続している。
このような回路構成において、基準信号発生器１０は水
晶発振器等を用いて出力周波数に比較して十分に高い周
波数を発生し、分周器１１において分周して出力信号φ
Ａとして出力する。一方、出力信号φＢは帰還信号φ八
°、φＢ”の位相が平衡状態においてはゲート回路１３
および分周器１２で分周されて出力するが、帰還信号φ
Ａ゛、φＢ゛の位相が不平衡時にはゲート回路１３を制
御して分周器１２の入力パルス数が増減されて出力信号
φＡとφＢとの位相差が制御される。すなわち、第３図
に示すようにゲート回路１３はフリップフロップ２１お
よび従属接続された二つのＤタイ１フ９フ１フ０フ１群
２２．２３による同期型微分回路を構成している。従っ
て、出力平衡時は入力パルスをフリップフロップにて１
／２に分周して分周器１２へ供給する。そこで、出力φ
Ｂの位相が進むとコンパレータ１４が“Ｈ”レベルとな
る。一方、発振器１８の信号は、アンドゲート１６に導
入されるために前記発振器１日の信号に同期してこのア
ンドゲート１６が“Ｈルベルとなる。この結果、ゲート
回路１３では同期型微分回路の動作により基準信号発生
器１０の出力信号の１パルス分だけフリップフロップ２
１を停止する。従って、出力信号φＢは１パルス分の遅
れを生じるく第４図（ａ）参照）。同様にφＢの位相が
遅れるとコンパレータ１５およびゲート回路１７が“Ｈ
”レベルとなり、ゲート回路１３はフリップフロップ２
１を１パルス分停止し、同時に基準信号発生器１０の出
力信号の１パルスを分周器１２へ直接入力する。この結
果、分周器１２の入力パルスは１パルス分増加するので
、出力φＢの位相は基準信号発生器１０の１パルス分の
進みを生じる（第４図（ｂｌ参照）。このようにして帰
還信号φＡ′とφＢ° との 位相が平衡するまで発振
器１８の動作周波数毎に位相ソフト動作を行う。
晶発振器等を用いて出力周波数に比較して十分に高い周
波数を発生し、分周器１１において分周して出力信号φ
Ａとして出力する。一方、出力信号φＢは帰還信号φ八
°、φＢ”の位相が平衡状態においてはゲート回路１３
および分周器１２で分周されて出力するが、帰還信号φ
Ａ゛、φＢ゛の位相が不平衡時にはゲート回路１３を制
御して分周器１２の入力パルス数が増減されて出力信号
φＡとφＢとの位相差が制御される。すなわち、第３図
に示すようにゲート回路１３はフリップフロップ２１お
よび従属接続された二つのＤタイ１フ９フ１フ０フ１群
２２．２３による同期型微分回路を構成している。従っ
て、出力平衡時は入力パルスをフリップフロップにて１
／２に分周して分周器１２へ供給する。そこで、出力φ
Ｂの位相が進むとコンパレータ１４が“Ｈ”レベルとな
る。一方、発振器１８の信号は、アンドゲート１６に導
入されるために前記発振器１日の信号に同期してこのア
ンドゲート１６が“Ｈルベルとなる。この結果、ゲート
回路１３では同期型微分回路の動作により基準信号発生
器１０の出力信号の１パルス分だけフリップフロップ２
１を停止する。従って、出力信号φＢは１パルス分の遅
れを生じるく第４図（ａ）参照）。同様にφＢの位相が
遅れるとコンパレータ１５およびゲート回路１７が“Ｈ
”レベルとなり、ゲート回路１３はフリップフロップ２
１を１パルス分停止し、同時に基準信号発生器１０の出
力信号の１パルスを分周器１２へ直接入力する。この結
果、分周器１２の入力パルスは１パルス分増加するので
、出力φＢの位相は基準信号発生器１０の１パルス分の
進みを生じる（第４図（ｂｌ参照）。このようにして帰
還信号φＡ′とφＢ° との 位相が平衡するまで発振
器１８の動作周波数毎に位相ソフト動作を行う。
本発明によれば、以上のように基準信号を所要周波数に
分周していることから、位相制御精度は基準発振周波数
に依存し、出力周波数が同じ場合、基準周波数を高める
と分周段が増加し、１パルス当たりの分解能が向上して
制御精度を向上することが可能となる。なお、この場合
、パルスあたりの位相シフト量は基準信号発生器１０の
発振周波数によって決定され、検出回路自体は位相シフ
ト量には無関係となるので検出回路のゲインを十分高く
できる。また、発振器の動作周波数を被制御出力周波数
φＡ、φＢよりも低くすることにより位相シフト動作を
間欠動作とし、位相制御動作時間中における５立相シフ
ト量の変化率を緩やかにして制御量の適正化を達成する
ことができる。従って、この動作により制御ループの位
相ずれや、過大な応答による制御量のオーバー等に起因
する制御ループの不安定な動作の阻止が可能となる。
分周していることから、位相制御精度は基準発振周波数
に依存し、出力周波数が同じ場合、基準周波数を高める
と分周段が増加し、１パルス当たりの分解能が向上して
制御精度を向上することが可能となる。なお、この場合
、パルスあたりの位相シフト量は基準信号発生器１０の
発振周波数によって決定され、検出回路自体は位相シフ
ト量には無関係となるので検出回路のゲインを十分高く
できる。また、発振器の動作周波数を被制御出力周波数
φＡ、φＢよりも低くすることにより位相シフト動作を
間欠動作とし、位相制御動作時間中における５立相シフ
ト量の変化率を緩やかにして制御量の適正化を達成する
ことができる。従って、この動作により制御ループの位
相ずれや、過大な応答による制御量のオーバー等に起因
する制御ループの不安定な動作の阻止が可能となる。
なお、発振器１８の動作周波数が低いことによって制御
ループの応答時間が低下し、起動時のように出力が平衡
状態に達するまで相当な時間が必要となる場合もある。
ループの応答時間が低下し、起動時のように出力が平衡
状態に達するまで相当な時間が必要となる場合もある。
然しなから、その際には発振器の動作周波数を高く選択
することによって応答時間を良くすることもできる。
することによって応答時間を良くすることもできる。
以上、本発明によれば従来技術が有したアナログ動作部
分をデジタル的に処理することが可能となり、これによ
って回路構成部の特性のばらつきや温度ドリフト等の考
慮が不要になると共にレベルやゲイン等のアナログ的調
整も不要とすることができる。
分をデジタル的に処理することが可能となり、これによ
って回路構成部の特性のばらつきや温度ドリフト等の考
慮が不要になると共にレベルやゲイン等のアナログ的調
整も不要とすることができる。
しかも、本発明によれば、検出精度、制御量および応答
性を夫々個別に設定できるので高精度の位相制御が達成
される効果を奏する。
性を夫々個別に設定できるので高精度の位相制御が達成
される効果を奏する。
さらにまた、検出回路の基準信号として商用電源等の外
部信号を用いれば精度の高い同期運転装置が得られる利
点もある。
部信号を用いれば精度の高い同期運転装置が得られる利
点もある。
以上、本発明について好適な実施例を挙げて説明したが
、本発明はこの実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々の変更、改良が
可能であることは勿論である。
、本発明はこの実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々の変更、改良が
可能であることは勿論である。
第１図は従来の実施例のブロック図、第２図は本発明の
一実施例のブロック図、第３図は第２図におけるゲート
回路の具体例を示す図、第４図はその動作説明図である
。 ■・・基準信号 ２・・微分回路 ３・・ノコギリ波発生回路 ４・・コンパレータ ５・・変換回路 ６・・検出回路 １０・・基準信号発生器１１．１２・
・分周器 １３・・ゲート回路１４．１５・・コンパレ
ータ １６．１７・・アンド回路 １８・・発振器２０・・検
出回路 ２１・・フリップフロップ２２．２３・・Ｄタ
イプフリップフロン１群特許出願人 長野日木無線株式
会社 同 上 株式会社 東京計器 第１頁の続き ０発 明 者 益 沢 功 ＠発明者粟野 恒夫 東京都大田区南蒲田２丁目１幡４６号 株式会社東京計
器内手続補正書峨）− １−“Ｚ′ 昭和５９年 ７月１） 特許庁長官 志賀 学級 １、事件の表示 ■凝口５９年 特許側 第７０３４８号２、発明の名称 デジタル弐４耕篩１■卸回路 ３、？、ｉｔｉ正をする者 事件との関係 特許出願人 住所 長野県長野市大字鶴賀西鶴負１０４６３番地名
称 長野日本無線株式会社 （他１名）４、代理人 １、明細書第６頁３行めの 「・・および従属接続・・・」を 「・・および縦属接続・・・」と補正します。 ２、明細書第８頁１０行めの 「・・発振器の動作周波数・・・」を 「・・発振器１８の動作周波数・・」と補正します。 特許出願人 長野日本無線株式会社 同 上 株式会社 東京計器
一実施例のブロック図、第３図は第２図におけるゲート
回路の具体例を示す図、第４図はその動作説明図である
。 ■・・基準信号 ２・・微分回路 ３・・ノコギリ波発生回路 ４・・コンパレータ ５・・変換回路 ６・・検出回路 １０・・基準信号発生器１１．１２・
・分周器 １３・・ゲート回路１４．１５・・コンパレ
ータ １６．１７・・アンド回路 １８・・発振器２０・・検
出回路 ２１・・フリップフロップ２２．２３・・Ｄタ
イプフリップフロン１群特許出願人 長野日木無線株式
会社 同 上 株式会社 東京計器 第１頁の続き ０発 明 者 益 沢 功 ＠発明者粟野 恒夫 東京都大田区南蒲田２丁目１幡４６号 株式会社東京計
器内手続補正書峨）− １−“Ｚ′ 昭和５９年 ７月１） 特許庁長官 志賀 学級 １、事件の表示 ■凝口５９年 特許側 第７０３４８号２、発明の名称 デジタル弐４耕篩１■卸回路 ３、？、ｉｔｉ正をする者 事件との関係 特許出願人 住所 長野県長野市大字鶴賀西鶴負１０４６３番地名
称 長野日本無線株式会社 （他１名）４、代理人 １、明細書第６頁３行めの 「・・および従属接続・・・」を 「・・および縦属接続・・・」と補正します。 ２、明細書第８頁１０行めの 「・・発振器の動作周波数・・・」を 「・・発振器１８の動作周波数・・」と補正します。 特許出願人 長野日本無線株式会社 同 上 株式会社 東京計器
Claims (1)
- （１）基準信号とある位相差をもつ他の信号を出力する
位相制御回路において、被制御装置の前記２つの信号に
よって制御される２つの出力間の位相差を検出する回路
と、この検出回路の出力のレベルによって分周回路の入
力信号のパルス数を制御する回路と、この制御回路の動
作時間間隔を制御する発振回路とを備えることを特徴と
するデジタル式位相制御回路。 （２、特許請求の範囲第１項記載のデジタル制御式位相
制御回路において、分周回路の入力信号を制御する回路
は位相信号に応じて入力パルスを分周、通過あるいは遮
断するよう動作することを特徴とするデジタル式位相制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070348A JPS60214116A (ja) | 1984-04-09 | 1984-04-09 | デジタル式位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070348A JPS60214116A (ja) | 1984-04-09 | 1984-04-09 | デジタル式位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214116A true JPS60214116A (ja) | 1985-10-26 |
| JPH0467375B2 JPH0467375B2 (ja) | 1992-10-28 |
Family
ID=13428830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070348A Granted JPS60214116A (ja) | 1984-04-09 | 1984-04-09 | デジタル式位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214116A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104855A (en) * | 1976-02-27 | 1977-09-02 | Fujitsu Ltd | Phase synchronization |
| JPS5419346A (en) * | 1977-07-13 | 1979-02-14 | Mitsubishi Electric Corp | Digital phase synchronous system |
-
1984
- 1984-04-09 JP JP59070348A patent/JPS60214116A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104855A (en) * | 1976-02-27 | 1977-09-02 | Fujitsu Ltd | Phase synchronization |
| JPS5419346A (en) * | 1977-07-13 | 1979-02-14 | Mitsubishi Electric Corp | Digital phase synchronous system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467375B2 (ja) | 1992-10-28 |
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