JPS62210729A - クロツク位相可変回路 - Google Patents
クロツク位相可変回路Info
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- JPS62210729A JPS62210729A JP61054079A JP5407986A JPS62210729A JP S62210729 A JPS62210729 A JP S62210729A JP 61054079 A JP61054079 A JP 61054079A JP 5407986 A JP5407986 A JP 5407986A JP S62210729 A JPS62210729 A JP S62210729A
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- 230000010355 oscillation Effects 0.000 claims abstract description 19
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 230000000295 complement effect Effects 0.000 abstract 1
- 230000001276 controlling effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
位相同期ループ中の帰還路に設けられた第1の分周器の
分周比を一時的に変化させる制御を行うことによって、
ループの出力に接続され一定の分周比を有する第2の分
周器の出力クロックの位相を任意に変化させることがで
きるようにする。
分周比を一時的に変化させる制御を行うことによって、
ループの出力に接続され一定の分周比を有する第2の分
周器の出力クロックの位相を任意に変化させることがで
きるようにする。
本発明は、位相同期ループ(P L L)の出力クロッ
クの位相を外部からの制御に基づいて変化させることが
できる、クロック位相可変回路に関するものである。
クの位相を外部からの制御に基づいて変化させることが
できる、クロック位相可変回路に関するものである。
PLL回路を用いて入力クロックに同期したクロックを
発生する回路は、ディジタル回路において広く使用され
ているが、この際、外部からの制御に応じて、出力クロ
ックの位相を入力クロックに対して、任意に制御できる
回路が要望されている。
発生する回路は、ディジタル回路において広く使用され
ているが、この際、外部からの制御に応じて、出力クロ
ックの位相を入力クロックに対して、任意に制御できる
回路が要望されている。
出力クロックの位相を変化し得る回路としては、従来、
第4図のような回路が用いられている。第4図において
、1は入力クロックとN分周されたVCO出力との位相
を比較する位相比較器、2は位相比較器1の出力の直流
分を抽出するローパスフィルタ、3はローパスフィルタ
の出力電圧によって、その発振周波数を制御される電圧
制御発振器(VCO) 、4はVCO3の出力周波数を
N分周する分周器、5は分周器4からの制御信号をデコ
ードして出力クロックを発生するデコーダ、6はデコー
ダ5におけるデコード値を設定する設定部である。
第4図のような回路が用いられている。第4図において
、1は入力クロックとN分周されたVCO出力との位相
を比較する位相比較器、2は位相比較器1の出力の直流
分を抽出するローパスフィルタ、3はローパスフィルタ
の出力電圧によって、その発振周波数を制御される電圧
制御発振器(VCO) 、4はVCO3の出力周波数を
N分周する分周器、5は分周器4からの制御信号をデコ
ードして出力クロックを発生するデコーダ、6はデコー
ダ5におけるデコード値を設定する設定部である。
位相比較器1は入力クロックAと分周器4の出力Bの位
相を比較して、位相差に応じた出力を発生する。この出
力はローパスフィルタ2を経て雑音成分を除去される。
相を比較して、位相差に応じた出力を発生する。この出
力はローパスフィルタ2を経て雑音成分を除去される。
ローパスフィルタ2の出力はVCO3に制御電圧として
加えられ、VCO3はこの電圧値に応じた周波数で発振
して、高周波クロック信号を発生する。分周器4はこの
信号をN分周することによって、上述の位相比較入力を
発生する。このようにして位相比較器1の出力からロー
パスフィルタ2.VCO3,分周器4を経て位相比較器
1の一方の入力に帰還する一巡の帰還制御が行われるP
LL回路が構成され、分周器4の出力Bが入力クロック
Aと位相同期する。デコーダ5はこのPLL回路の出力
を分周器4の制御信号から受け、所定のパターンに応じ
てデコードすることによって、N分周された出力クロッ
クCを発生する。
加えられ、VCO3はこの電圧値に応じた周波数で発振
して、高周波クロック信号を発生する。分周器4はこの
信号をN分周することによって、上述の位相比較入力を
発生する。このようにして位相比較器1の出力からロー
パスフィルタ2.VCO3,分周器4を経て位相比較器
1の一方の入力に帰還する一巡の帰還制御が行われるP
LL回路が構成され、分周器4の出力Bが入力クロック
Aと位相同期する。デコーダ5はこのPLL回路の出力
を分周器4の制御信号から受け、所定のパターンに応じ
てデコードすることによって、N分周された出力クロッ
クCを発生する。
第5図はデコーダ5の動作を説明するタイムチャートで
あって、分周器4の出力パルスに対してデコーダ5がそ
の1番目から5番目までをハイレベルとし6番目からN
番目までをローレベルとしてデコードすることによって
、(1)に示す出力クロックが得られる。いまデコーダ
5におけるデコードパターンをVCO3の出力パルスの
4番目から7番目までをハイレベルにするように変更す
れば、(2)で示すような、(1)に示す出力クロック
より位相が遅れた出力クロックが得られる。
あって、分周器4の出力パルスに対してデコーダ5がそ
の1番目から5番目までをハイレベルとし6番目からN
番目までをローレベルとしてデコードすることによって
、(1)に示す出力クロックが得られる。いまデコーダ
5におけるデコードパターンをVCO3の出力パルスの
4番目から7番目までをハイレベルにするように変更す
れば、(2)で示すような、(1)に示す出力クロック
より位相が遅れた出力クロックが得られる。
第4図において、設定部6はデコーダ5においてこのよ
うなデコードを行うときのデコードパターンを任意に設
定する機能を行う。従って例えば外部的に設定部に対し
てデコードパターンの指示を与えることによって、出力
クロックCの位相を可変することができる。
うなデコードを行うときのデコードパターンを任意に設
定する機能を行う。従って例えば外部的に設定部に対し
てデコードパターンの指示を与えることによって、出力
クロックCの位相を可変することができる。
第4図に示された従来のクロック位相可変回路では、P
LL回路における同期は常に完全にとられていなければ
ならない。従ってPLL回路における利得は十分高いも
のであることが必要であるが、これは回路構成上例えば
vCOを構成する増幅器等に高利得の高級な素子を用い
なければならないことを意味し、回路規模の増大と価格
上昇を招くという問題がある。
LL回路における同期は常に完全にとられていなければ
ならない。従ってPLL回路における利得は十分高いも
のであることが必要であるが、これは回路構成上例えば
vCOを構成する増幅器等に高利得の高級な素子を用い
なければならないことを意味し、回路規模の増大と価格
上昇を招くという問題がある。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、第1図に示すような原理的構成を具え
ている。 ゛ 電圧制御発振器(101)の発振出力クロックを第1の
分周器(102)を介して分周した信号を入力クロック
信号と位相比較器(103)によって位相比較して得ら
れた出力によって電圧制御発振器(101’)の発振周
波数を制御することによって、分周器(102)の出力
信号を入力クロック信号に位相同期させる位相同期回路
を構成する。
るものであって、第1図に示すような原理的構成を具え
ている。 ゛ 電圧制御発振器(101)の発振出力クロックを第1の
分周器(102)を介して分周した信号を入力クロック
信号と位相比較器(103)によって位相比較して得ら
れた出力によって電圧制御発振器(101’)の発振周
波数を制御することによって、分周器(102)の出力
信号を入力クロック信号に位相同期させる位相同期回路
を構成する。
第2の分周器(104)を設けてこの電圧制御発振器(
101)の出力クロックを分周して出力クロックを得る
。
101)の出力クロックを分周して出力クロックを得る
。
これに対して制御手段(105)を設けて第1の分周器
(101)の分周比を一時的に変化させる制御を行う。
(101)の分周比を一時的に変化させる制御を行う。
制御手段(105)によって第1の分周器(101)の
分周比を一時的に変化させるように制御すると、電圧制
御発振器(101)の発振周波数が分周比の変化を補う
ような変化を一時的に生じる。第2の分周器(104)
は、電圧制御発振器(101)の発振出力クロックを一
定の分周比によって分周するので、出力クロックの位相
が電圧制御突進器(101)の発振周波数の変化に対応
して変化する。この変化した位相は、以後、電圧制御発
振器(101)の発振周波数が変化しないかぎり維持さ
れる。
分周比を一時的に変化させるように制御すると、電圧制
御発振器(101)の発振周波数が分周比の変化を補う
ような変化を一時的に生じる。第2の分周器(104)
は、電圧制御発振器(101)の発振出力クロックを一
定の分周比によって分周するので、出力クロックの位相
が電圧制御突進器(101)の発振周波数の変化に対応
して変化する。この変化した位相は、以後、電圧制御発
振器(101)の発振周波数が変化しないかぎり維持さ
れる。
第2図は本発明の一実施例を示したものであって、第4
図におけると同じ部分を同じ番号で示し、7はVCO3
の出力周波数をN分周する分周器、8は分周器4におけ
る分周値を変更する制御を行う制御回路である。
図におけると同じ部分を同じ番号で示し、7はVCO3
の出力周波数をN分周する分周器、8は分周器4におけ
る分周値を変更する制御を行う制御回路である。
また第3図は第2図に示された回路における各部信号を
示すタイムチャートであって、本発明のクロック位相可
変回路の動作を説明するものである。
示すタイムチャートであって、本発明のクロック位相可
変回路の動作を説明するものである。
第2図において、位相比較器1.ローパスフィルタ2.
VCO3,分周器4からなるPLL回路の動作は第4図
の場合と同様である。第3図においてA、BはPLL回
路が同期がとれているときの入力クロックと分周器4の
出力信号を示し、両者は位相が一致している。
VCO3,分周器4からなるPLL回路の動作は第4図
の場合と同様である。第3図においてA、BはPLL回
路が同期がとれているときの入力クロックと分周器4の
出力信号を示し、両者は位相が一致している。
いま出力クロックの位相を例えばVCO3の発振出力の
1周期分進ませようとするときは、制御回路8において
、分周器4の分周値を短時間、NからN+1に変更する
制御を行う。これには通常第3図に示すように、分周器
4を構成するカウンタのカウントアツプのロード値をN
からN+1に変更することによって行うことができる。
1周期分進ませようとするときは、制御回路8において
、分周器4の分周値を短時間、NからN+1に変更する
制御を行う。これには通常第3図に示すように、分周器
4を構成するカウンタのカウントアツプのロード値をN
からN+1に変更することによって行うことができる。
分周器4の分周比が変更されても、PLL回路としては
同期状態が保たれるように動作し、位相比較器1におけ
る位相が一致するように制御が行われるので、VCO3
の発振周波数が高くなり、第3図に示すように、分周器
4の出力の1周期に対応するVCO3の発振出力クロッ
クのパルス数が一時的に多くなって、分周比の変化を補
うように動作する。制御回路8の制御によって、分周器
4の分周比がもとのNに戻れば、VCO3の発振周波数
ももとの値に戻る。
同期状態が保たれるように動作し、位相比較器1におけ
る位相が一致するように制御が行われるので、VCO3
の発振周波数が高くなり、第3図に示すように、分周器
4の出力の1周期に対応するVCO3の発振出力クロッ
クのパルス数が一時的に多くなって、分周比の変化を補
うように動作する。制御回路8の制御によって、分周器
4の分周比がもとのNに戻れば、VCO3の発振周波数
ももとの値に戻る。
一方、分周器7の分周比は変化しないので、■CO3の
発振周波数が一時的に高くなった分だけ、分周器7の出
力クロックの位相が進む。一旦進んだ位相は、VCO3
の発振周波数が変換しないかぎり変らない。
発振周波数が一時的に高くなった分だけ、分周器7の出
力クロックの位相が進む。一旦進んだ位相は、VCO3
の発振周波数が変換しないかぎり変らない。
出力クロックの位相を遅らせようとする場合も同様であ
り、この場合は制御回路8において分周器4の分周比を
一時的に例えばN−1に変更するように制御を行えばよ
い。
り、この場合は制御回路8において分周器4の分周比を
一時的に例えばN−1に変更するように制御を行えばよ
い。
このようにして第2図の回路では、制御回路8を介して
分周器4における分周比を一時的に変化させることによ
って、分周器7め出力クロックの位相を任意に変化させ
ることができる。分周比の変化量および変化期間は任意
であり、それぞれの多少に応じて位相変換量も増減する
が、一時にあまり大きな分周比変化を与えることは、P
LL回路の安定動作の上から好ましくない。
分周器4における分周比を一時的に変化させることによ
って、分周器7め出力クロックの位相を任意に変化させ
ることができる。分周比の変化量および変化期間は任意
であり、それぞれの多少に応じて位相変換量も増減する
が、一時にあまり大きな分周比変化を与えることは、P
LL回路の安定動作の上から好ましくない。
本発明のクロック位相可変回路は、例えば出力クロック
の位相関係をオシロスコープで監視しながら、出力クロ
ックの位相を任意に変化させるような用途に使用する場
合に適している。従って第4図に示された従来の回路の
場合と異なり、PLL回路の追従性はそれほど良好であ
る必要がなく、従ってPLL回路を構成する増幅器等に
高利得のものを必要としない。
の位相関係をオシロスコープで監視しながら、出力クロ
ックの位相を任意に変化させるような用途に使用する場
合に適している。従って第4図に示された従来の回路の
場合と異なり、PLL回路の追従性はそれほど良好であ
る必要がなく、従ってPLL回路を構成する増幅器等に
高利得のものを必要としない。
以上説明したように本発明によれば、PLL回路を用い
たクロック発生回路において、簡単な回路でディジタル
的な制御によって出力クロックの位相を任意にしかも緩
慢に変化させることができる。従って例えば出力クロッ
クの位相調整を、CPUの制御に基づいて行うようにす
ることも可能であり、これによってシステムに悪影響を
与えることもない。
たクロック発生回路において、簡単な回路でディジタル
的な制御によって出力クロックの位相を任意にしかも緩
慢に変化させることができる。従って例えば出力クロッ
クの位相調整を、CPUの制御に基づいて行うようにす
ることも可能であり、これによってシステムに悪影響を
与えることもない。
第1図は本発明の原理的構成を示す図、第2図は本発明
の一実施例の構成を示す図、第3図は第2図の回路にお
ける各部信号を示すタイムチャート、 第4図は従来のクロック位相可変回路を示す図、第5図
は第4図の回路の動作を説明するタイムチャートである
。 1−・−位相比較器 2− ローパスフィルタ 3・−電圧制御発振器(VCO) 4.7・−分周器 5−デコーダ 6−設定回路 8−・−制御回路
の一実施例の構成を示す図、第3図は第2図の回路にお
ける各部信号を示すタイムチャート、 第4図は従来のクロック位相可変回路を示す図、第5図
は第4図の回路の動作を説明するタイムチャートである
。 1−・−位相比較器 2− ローパスフィルタ 3・−電圧制御発振器(VCO) 4.7・−分周器 5−デコーダ 6−設定回路 8−・−制御回路
Claims (1)
- 【特許請求の範囲】 電圧制御発振器(101)の発振出力を第1の分周器(
102)を介して分周した信号を入力クロック信号と位
相比較器(103)において位相比較して得られた出力
によつて該電圧制御発振器(101)の発振周波数を制
御することによつて第1の分周器(102)の出力信号
を入力クロック信号に位相同期させる位相同期回路にお
いて、 該電圧制御発振器(101)の発振出力を分周して出力
クロックを得る第2の分周器(104)と、前記第1の
分周器(101)の分周比を一時的に変化させる制御手
段(105)を設けてなることを特徴とするクロック位
相可変回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61054079A JPS62210729A (ja) | 1986-03-12 | 1986-03-12 | クロツク位相可変回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61054079A JPS62210729A (ja) | 1986-03-12 | 1986-03-12 | クロツク位相可変回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62210729A true JPS62210729A (ja) | 1987-09-16 |
Family
ID=12960604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61054079A Pending JPS62210729A (ja) | 1986-03-12 | 1986-03-12 | クロツク位相可変回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62210729A (ja) |
-
1986
- 1986-03-12 JP JP61054079A patent/JPS62210729A/ja active Pending
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