JPS60130211A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS60130211A JPS60130211A JP58238555A JP23855583A JPS60130211A JP S60130211 A JPS60130211 A JP S60130211A JP 58238555 A JP58238555 A JP 58238555A JP 23855583 A JP23855583 A JP 23855583A JP S60130211 A JPS60130211 A JP S60130211A
- Authority
- JP
- Japan
- Prior art keywords
- level
- gate
- output
- circuit
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は順序回路を含む集積回路に関し、ノイズマージ
ンを大にして誤動作を防ごうとするものである。
ンを大にして誤動作を防ごうとするものである。
従来技術と問題点
順序回路は記憶機能を有して出力が入力により一義的に
は定まらず、以前の状態の影響を受ける回路であり、第
１図のＣ２〜Ｇ４がその一例である。
は定まらず、以前の状態の影響を受ける回路であり、第
１図のＣ２〜Ｇ４がその一例である。
なお図示しないがフリソプフロンプ回路などもその他の
例である。第１図でＣ１〜Ｇ３はオアゲート、Ｇ４はア
ント′ゲート、Ａ、Ｂは入力、Ｃは出力である。Ａ＝Ｂ
＝１又はＨ（ハ伺しベルで出力Ｃは１又はＨレベルとな
るが、一旦こうなると次はＢ＝０又はＬ（ロー）レベル
でも出力Ｃは１又はＨレベルになる。但しＡ＝Ｏになる
とＢ＝１でもＣ＝Ｑになり、一旦この状態になるとＡ＝
Ｂ−１にしない限りＣ＝ｌにならない。即ちＡ＝０はこ
の回路の出力状態を決定する機能（リセット機能）を有
すると言うことができ、λカＡ側はローダクチイブであ
るという。これに対して入力Ｂ側はＢ＝ｌになるとＣ＝
ｌにすること力呵能で（Ａも１ならＣ＝１） 、一旦こ
のようにするとＢ＝０でもｃ＝１が維持される。そこで
端子Ｂ ＩＩＩＪはセット機能をし、ハイアクティブで
あるという。
例である。第１図でＣ１〜Ｇ３はオアゲート、Ｇ４はア
ント′ゲート、Ａ、Ｂは入力、Ｃは出力である。Ａ＝Ｂ
＝１又はＨ（ハ伺しベルで出力Ｃは１又はＨレベルとな
るが、一旦こうなると次はＢ＝０又はＬ（ロー）レベル
でも出力Ｃは１又はＨレベルになる。但しＡ＝Ｏになる
とＢ＝１でもＣ＝Ｑになり、一旦この状態になるとＡ＝
Ｂ−１にしない限りＣ＝ｌにならない。即ちＡ＝０はこ
の回路の出力状態を決定する機能（リセット機能）を有
すると言うことができ、λカＡ側はローダクチイブであ
るという。これに対して入力Ｂ側はＢ＝ｌになるとＣ＝
ｌにすること力呵能で（Ａも１ならＣ＝１） 、一旦こ
のようにするとＢ＝０でもｃ＝１が維持される。そこで
端子Ｂ ＩＩＩＪはセット機能をし、ハイアクティブで
あるという。
か＼る順序回路を内蔵する集積回路で問題なのは、ノイ
ズ混入に対する出力Ｃの変化である。八−１，Ｃ＝１．
Ｂ＝Ｏの状態でノイズ混入により八が一時的にせよ０に
なると（ＨがＬになると）、出力ＣはＯになってしまい
、Ａがするこ回復してもＣは０のま＼で戻らない。入力
Ｂ （１１１＋ につし＼ても同様の現象があり、Ｂ＝
Ｃ＝Ｏ，Ａ＝１の１火恕でＢが一時的にせよ１になると
Ｃは１Ｇこなってしまも１、ＢがＯに戻ってもＣは０に
戻らな６ｓ０このように順序回路ではその人力Ｇこ−Ｉ
ｌキ的Ｇこもノイズがのって論理が反転すると、帰還ル
ープ通してそのノイズによる論理反転が保持されてしま
い、出力変化は持続的となる。通常の回路で番よ人力に
ノイズがのって出力が変化しても、出力変化は該ノイズ
が存在する期間だけの一時的なものであるから、順序回
路におけるノイズ問題４ま通常回路（非順序回路）にお
けるそれより這カーに厳しく深刻である。しかし従来で
は順序回路内蔵ＩＣも通常回路内蔵ＩＣも同様に扱われ
ており、持方１１な措置はとっていないのが普通である
。
ズ混入に対する出力Ｃの変化である。八−１，Ｃ＝１．
Ｂ＝Ｏの状態でノイズ混入により八が一時的にせよ０に
なると（ＨがＬになると）、出力ＣはＯになってしまい
、Ａがするこ回復してもＣは０のま＼で戻らない。入力
Ｂ （１１１＋ につし＼ても同様の現象があり、Ｂ＝
Ｃ＝Ｏ，Ａ＝１の１火恕でＢが一時的にせよ１になると
Ｃは１Ｇこなってしまも１、ＢがＯに戻ってもＣは０に
戻らな６ｓ０このように順序回路ではその人力Ｇこ−Ｉ
ｌキ的Ｇこもノイズがのって論理が反転すると、帰還ル
ープ通してそのノイズによる論理反転が保持されてしま
い、出力変化は持続的となる。通常の回路で番よ人力に
ノイズがのって出力が変化しても、出力変化は該ノイズ
が存在する期間だけの一時的なものであるから、順序回
路におけるノイズ問題４ま通常回路（非順序回路）にお
けるそれより這カーに厳しく深刻である。しかし従来で
は順序回路内蔵ＩＣも通常回路内蔵ＩＣも同様に扱われ
ており、持方１１な措置はとっていないのが普通である
。
発明の目的
本発明はか−る点を改善し、順序回路内蔵集積回路のノ
イズマージンを拡大し、ノイズむこよる誤動作を阻止し
ようとするものである。
イズマージンを拡大し、ノイズむこよる誤動作を阻止し
ようとするものである。
発明の構成
本発明は、順序回路、それを駆動するゲート回路及び周
辺回路を内蔵する集積回路において、該周辺回路のゲー
ト回路の出力に比較して該順序回路を駆動するゲ−１・
回路を、それがローアクティブなら該ゲート回路の出力
のハイレベルを上げ、ハイアクティブなら該ゲート回路
の出力のローレベルを下げるようにしてなることを特徴
とするが、次に実施例を参照しながらこれを説明する。
辺回路を内蔵する集積回路において、該周辺回路のゲー
ト回路の出力に比較して該順序回路を駆動するゲ−１・
回路を、それがローアクティブなら該ゲート回路の出力
のハイレベルを上げ、ハイアクティブなら該ゲート回路
の出力のローレベルを下げるようにしてなることを特徴
とするが、次に実施例を参照しながらこれを説明する。
発明の実施例
第２図は本発明の実施例を示す。回路構成は第１図と同
じで、対応部分には同じ符号が付しである。
じで、対応部分には同じ符号が付しである。
Ｑ１〜Ｑ９はトランジスタ、Ｒ１−Ｒ１３は抵抗、１１
〜１３ば定電流源、ｖＢはバイアス電圧（基準又は闇値
電圧）である。エミッタ結合されたトランジスタＱｌ，
Ｑ２、負荷抵抗Ｒ１〜Ｒ４、定電流源１１、エミッタホ
ロアのトランジスタＱ３、および出力抵抗Ｒ５ばオアゲ
−１−Ｇｌを構成し、出力端Ｐ１には入力へが電圧ＶＢ
よりＨであればＨレベル、ＬであればＬレベルの出力電
圧が生じる。またエミッタ結合されたトランジスタＱ４
。
〜１３ば定電流源、ｖＢはバイアス電圧（基準又は闇値
電圧）である。エミッタ結合されたトランジスタＱｌ，
Ｑ２、負荷抵抗Ｒ１〜Ｒ４、定電流源１１、エミッタホ
ロアのトランジスタＱ３、および出力抵抗Ｒ５ばオアゲ
−１−Ｇｌを構成し、出力端Ｐ１には入力へが電圧ＶＢ
よりＨであればＨレベル、ＬであればＬレベルの出力電
圧が生じる。またエミッタ結合されたトランジスタＱ４
。
Ｑ５は負荷抵抗Ｒ６〜Ｒ９、定電流源■２と共Ｇこオア
ゲートＧ２を構成し、出力端Ｐ２＆こ番よ、ゲートＧｌ
の出力Ｐ１が電圧ｖＢよりＨならＨレヘＪし、ＬならＬ
レベルの出力を生じる。なおこ−で番ま上記のように出
力端とその出力に（ま同し符号を（吏用する。またゲ−
）Ｇｌ，Ｇ２はオアゲートとシ）ツても１入力であるか
ら単なるツマ・ノファとして奢幾負ヒする。２入力オア
ゲ−トＧ３は、エミ・ツタに重合されたトランジスタＱ
７〜Ｑ９、抵抗Ｒ１１〜Ｒ１３、および定電流源■３で
構成される。アンドゲートＧ４は、オアゲ−）Ｇ３のト
ランジスタＱ９のコレクタをゲートＧ２の出力＆ｉＰ２
へ接続することで実現される。即ちこのアンドゲートＧ
４＆よコレクタ・ドツト・アンドゲートである。このア
ンドゲートＧ４の出力はエミ・ノタホロアトランジスタ
Ｑ６を介して取出され、オアゲートＧ３の入力トランジ
スタＱ８のベースヘ加えられる。ゲー）Ｇ４のアンド動
作は、Ｒ２のＨレヘ）しｕｉ Ｑ ９ オフ（Ｇ３の人
．出力が旧で可能であること力）ら明らかであり、ゲ−
１・Ｇ３のオア動作はＢ．Ｒ３のいずれがＨでもＱ９オ
フ（Ｈ）であることが明らかであろう。
ゲートＧ２を構成し、出力端Ｐ２＆こ番よ、ゲートＧｌ
の出力Ｐ１が電圧ｖＢよりＨならＨレヘＪし、ＬならＬ
レベルの出力を生じる。なおこ−で番ま上記のように出
力端とその出力に（ま同し符号を（吏用する。またゲ−
）Ｇｌ，Ｇ２はオアゲートとシ）ツても１入力であるか
ら単なるツマ・ノファとして奢幾負ヒする。２入力オア
ゲ−トＧ３は、エミ・ツタに重合されたトランジスタＱ
７〜Ｑ９、抵抗Ｒ１１〜Ｒ１３、および定電流源■３で
構成される。アンドゲートＧ４は、オアゲ−）Ｇ３のト
ランジスタＱ９のコレクタをゲートＧ２の出力＆ｉＰ２
へ接続することで実現される。即ちこのアンドゲートＧ
４＆よコレクタ・ドツト・アンドゲートである。このア
ンドゲートＧ４の出力はエミ・ノタホロアトランジスタ
Ｑ６を介して取出され、オアゲートＧ３の入力トランジ
スタＱ８のベースヘ加えられる。ゲー）Ｇ４のアンド動
作は、Ｒ２のＨレヘ）しｕｉ Ｑ ９ オフ（Ｇ３の人
．出力が旧で可能であること力）ら明らかであり、ゲ−
１・Ｇ３のオア動作はＢ．Ｒ３のいずれがＨでもＱ９オ
フ（Ｈ）であることが明らかであろう。
前述のようにこの回路では入力Ａ側はＬアクティブ、入
力Ｂ側はＨアクティブである。そこで本発明ではゲート
Ｇ１のＨレベルを上げ、Ｌレベルへ下げるノイズが入っ
てもＬに下がりにく＼する。
力Ｂ側はＨアクティブである。そこで本発明ではゲート
Ｇ１のＨレベルを上げ、Ｌレベルへ下げるノイズが入っ
てもＬに下がりにく＼する。
具体的には抵抗Ｒ２を除去し、出力Ｐ１の１１レヘルを
上げる。即ち出力端Ｐ１のＨレベルは電源Ｖｒ，ｒｌ＋
から抵抗Ｒ１，Ｒ２，Ｒ４による電圧降下及びトランジ
スタＱ３のベース・エミッタ間電圧ＶＢＥを差引いた値
であるから、Ｒ２を除けばＨレベルは上る。数値例を挙
げるとＲ１はＲ６，Ｒ１１と同じ０． ３ ９ ＫΩ、
Ｒ６はＲ？，、Ｒ１２と同しＯ． １にΩであるが、こ
の０．１にΩのＲ２をＯΩにする。
上げる。即ち出力端Ｐ１のＨレベルは電源Ｖｒ，ｒｌ＋
から抵抗Ｒ１，Ｒ２，Ｒ４による電圧降下及びトランジ
スタＱ３のベース・エミッタ間電圧ＶＢＥを差引いた値
であるから、Ｒ２を除けばＨレベルは上る。数値例を挙
げるとＲ１はＲ６，Ｒ１１と同じ０． ３ ９ ＫΩ、
Ｒ６はＲ？，、Ｒ１２と同しＯ． １にΩであるが、こ
の０．１にΩのＲ２をＯΩにする。
Ｈアクティブの入力Ｂについても同様な処置をとるとよ
く、これには第３図に示すようにＧ１と同様なオアゲ−
）Ｇ５を増設し、そのＬレベルを下げる。Ｌレベルを下
げるには第２図のＧ１で言えば抵抗Ｒ４を大にすればよ
い。Ｒ４を変えると出力Ｐ１のＨレベルに関係するが、
ＨレベルのときトランジスタＱ２はオフであり、抵抗Ｒ
４にはトランジスタＱ３のベース電流が流れるだけであ
るからＲ４増大によるＨレベルの低下は無視できる。な
お上記のＲ２除去によるＨレベルの上昇の際にはＬレベ
ルも上昇するが、レベルのＨ，Ｌは基準電圧ＶＢより高
いか、低いかであるからＬレベルが若干」上昇しても支
障はない。
く、これには第３図に示すようにＧ１と同様なオアゲ−
）Ｇ５を増設し、そのＬレベルを下げる。Ｌレベルを下
げるには第２図のＧ１で言えば抵抗Ｒ４を大にすればよ
い。Ｒ４を変えると出力Ｐ１のＨレベルに関係するが、
ＨレベルのときトランジスタＱ２はオフであり、抵抗Ｒ
４にはトランジスタＱ３のベース電流が流れるだけであ
るからＲ４増大によるＨレベルの低下は無視できる。な
お上記のＲ２除去によるＨレベルの上昇の際にはＬレベ
ルも上昇するが、レベルのＨ，Ｌは基準電圧ＶＢより高
いか、低いかであるからＬレベルが若干」上昇しても支
障はない。
本発明ではＬアクティブに対してはＨレベルを」ニげ、
Ｈアクティブに対してはＬレベルを下げてノイズに対す
るマージンを拡大するが、同様な効果は基準電圧ＶＢを
変えることでも得られる。例えば第２図で抵抗Ｒ２を除
いて出力Ｐ１のＨレベルを上げる代りにトランジスタＱ
５のベースに加える基準電圧ｖＢを下げてもより１．こ
の場合も負性ノイズ混入による出力Ｐ１のＬレベル化を
効果的に阻止できる。しかし電圧ｖＢは、当該築積回路
の各種信号の闇値となるものであり、集積回路内でどの
■ｅも同じであることが一般には好ましい。従ってこの
点で、上記のｖＢを変えるという方法は難がある。順序
回路０２〜Ｇ４を駆動するゲートＣ１，Ｇ５の出力のＨ
，Ｌレベルを変えるという本発明法は、該ゲ−１−Ｇ１
．Ｇ２だけの問題であり、周囲回路又は信号レベルに影
響を及ぼすことがない。
Ｈアクティブに対してはＬレベルを下げてノイズに対す
るマージンを拡大するが、同様な効果は基準電圧ＶＢを
変えることでも得られる。例えば第２図で抵抗Ｒ２を除
いて出力Ｐ１のＨレベルを上げる代りにトランジスタＱ
５のベースに加える基準電圧ｖＢを下げてもより１．こ
の場合も負性ノイズ混入による出力Ｐ１のＬレベル化を
効果的に阻止できる。しかし電圧ｖＢは、当該築積回路
の各種信号の闇値となるものであり、集積回路内でどの
■ｅも同じであることが一般には好ましい。従ってこの
点で、上記のｖＢを変えるという方法は難がある。順序
回路０２〜Ｇ４を駆動するゲートＣ１，Ｇ５の出力のＨ
，Ｌレベルを変えるという本発明法は、該ゲ−１−Ｇ１
．Ｇ２だけの問題であり、周囲回路又は信号レベルに影
響を及ぼすことがない。
つまり、周辺回路のゲート回路Ｇｏは、例えば第２図中
のゲート回路Ｇ１の抵抗Ｒ２を除がないものと同様の構
成をなしている。よって、上記周辺回路のゲート回１ｉ
ＧＯの出力であるＨ、Ｌレベルに比べて、本発明に係る
順序回路を、駆動するゲ−１−ＣＩ、０５のそれが高く
若しくは低くなっているのである。
のゲート回路Ｇ１の抵抗Ｒ２を除がないものと同様の構
成をなしている。よって、上記周辺回路のゲート回１ｉ
ＧＯの出力であるＨ、Ｌレベルに比べて、本発明に係る
順序回路を、駆動するゲ−１−ＣＩ、０５のそれが高く
若しくは低くなっているのである。
発明の詳細
な説明したように本発明によれば比較的簡単な手段で順
序回路内蔵集積回路のノイズマージンを拡大し、ノイズ
による誤動作を阻止することができ、甚だ有効である。
序回路内蔵集積回路のノイズマージンを拡大し、ノイズ
による誤動作を阻止することができ、甚だ有効である。
第１図は順序回路の一例を示す論理回路図、第２図は本
発明の実施例を示す回路図、第３図は本発明の他の実施
例を示す論理回路図である。 図面で６２〜Ｇ４は順序回路、Ｇ１．０５は順序回路を
駆動するゲート回路、Ｇｏは周辺回路のゲート回路であ
る。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
発明の実施例を示す回路図、第３図は本発明の他の実施
例を示す論理回路図である。 図面で６２〜Ｇ４は順序回路、Ｇ１．０５は順序回路を
駆動するゲート回路、Ｇｏは周辺回路のゲート回路であ
る。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 順序回路、それを駆動するゲート回路及び周辺回路を内
蔵する集積回路において、該周辺回路のゲート回路の出
力に比較して該順序回路を駆動するゲート回路を、それ
がローアクティブなら該ゲ−Ｉ−回路の出力のハイレベ
ルを上げ、ハイアクティブなら該ゲ−１・回路の出力の
ローレベルを下げるよ・うにしてなることを特徴とする
集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238555A JPS60130211A (ja) | 1983-12-16 | 1983-12-16 | 集積回路 |
| EP84308308A EP0144218B1 (en) | 1983-11-30 | 1984-11-29 | Ecl gate array |
| DE8484308308T DE3483137D1 (de) | 1983-11-30 | 1984-11-29 | Ec-torfeld. |
| KR8407548A KR890004675B1 (en) | 1983-11-30 | 1984-11-30 | Ecl gate array |
| US06/676,836 US4866303A (en) | 1983-11-30 | 1984-11-30 | ECL gate array with collector resistance compensation for distance from power supply pad |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238555A JPS60130211A (ja) | 1983-12-16 | 1983-12-16 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130211A true JPS60130211A (ja) | 1985-07-11 |
Family
ID=17031980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238555A Pending JPS60130211A (ja) | 1983-11-30 | 1983-12-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| JP2009291127A (ja) * | 2008-06-05 | 2009-12-17 | Hitachi Ltd | 搬送機構、及び細胞培養装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700915A (en) * | 1971-01-18 | 1972-10-24 | Motorola Inc | Full-power/half-power logic gate |
| JPS4843253A (ja) * | 1971-10-01 | 1973-06-22 | ||
| JPS5185643A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | |
| JPS5360554A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Integrated circuit |
-
1983
- 1983-12-16 JP JP58238555A patent/JPS60130211A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700915A (en) * | 1971-01-18 | 1972-10-24 | Motorola Inc | Full-power/half-power logic gate |
| JPS4843253A (ja) * | 1971-10-01 | 1973-06-22 | ||
| JPS5185643A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | |
| JPS5360554A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| JP2009291127A (ja) * | 2008-06-05 | 2009-12-17 | Hitachi Ltd | 搬送機構、及び細胞培養装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4283639A (en) | Device for producing two clock pulse trains from a periodic signal of any waveform | |
| US4581541A (en) | Switch device equipped with muting function | |
| JPS60130211A (ja) | 集積回路 | |
| JPH03203410A (ja) | レベル変換回路 | |
| EP0399126B1 (en) | Current source technology | |
| JP3605237B2 (ja) | モニタ出力回路 | |
| JPH087694Y2 (ja) | ミューティング制御回路 | |
| JPS631212A (ja) | Ｅｃｌ回路 | |
| JPH06204840A (ja) | 半導体集積回路 | |
| JPH07135429A (ja) | カレントミラー回路 | |
| JPS5923135B2 (ja) | スイツチング回路 | |
| JPH03162122A (ja) | スイッチ回路 | |
| JPH01253670A (ja) | テストモード設計回路 | |
| JPS62165431A (ja) | エミツタ結合ａｎｄゲ−ト回路 | |
| JPS6377214A (ja) | 遷移時間可変回路 | |
| JPH0331010B2 (ja) | ||
| JPS6360623A (ja) | フリツプフロツプ回路 | |
| JPS6081920A (ja) | 単安定マルチバイブレ−タ | |
| JPS63266909A (ja) | エミツタ・フオロワ回路 | |
| JPS63266908A (ja) | エミツタ・フオロワ回路 | |
| JPH0583040A (ja) | 位相比較器 | |
| JPH0752816B2 (ja) | プツシユプル出力段回路 | |
| JPS59186423A (ja) | コンプリメンタリ出力論理回路 | |
| JPH0756938B2 (ja) | 出力回路 | |
| JPS63275217A (ja) | ヒステリシスコンパレ−タ回路 |