JPH06204840A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06204840A JPH06204840A JP5000927A JP92793A JPH06204840A JP H06204840 A JPH06204840 A JP H06204840A JP 5000927 A JP5000927 A JP 5000927A JP 92793 A JP92793 A JP 92793A JP H06204840 A JPH06204840 A JP H06204840A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- ecl
- output
- circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】集積回路の試験時に、ＥＣＬ出力バッファの同
時動作による電源電位変動に起因する回路誤動作を防ぐ
こと。 【構成】集積回路の試験時に、モード切換端子４によっ
て、ＥＣＬ出力バッファの出力論理振幅を実使用時より
も小さくし、出力レベルの変化によるグランド電源５の
電位変動を小さくすることによって、回路誤動作を防ぐ
ことができる。
時動作による電源電位変動に起因する回路誤動作を防ぐ
こと。 【構成】集積回路の試験時に、モード切換端子４によっ
て、ＥＣＬ出力バッファの出力論理振幅を実使用時より
も小さくし、出力レベルの変化によるグランド電源５の
電位変動を小さくすることによって、回路誤動作を防ぐ
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＥＣＬ（エミッタ結合論理）出力バッファの構造に
関する。
特にＥＣＬ（エミッタ結合論理）出力バッファの構造に
関する。
【０００２】
【従来の技術】従来の半導体集積回路におけるＥＣＬ出
力バッファは、差動増幅回路と、エミッタフォロアとに
より構成され、集積回路の使用時もしくは試験時には、
出力端子に５０Ω抵抗を終端して、実装もしくは試験し
ていた。
力バッファは、差動増幅回路と、エミッタフォロアとに
より構成され、集積回路の使用時もしくは試験時には、
出力端子に５０Ω抵抗を終端して、実装もしくは試験し
ていた。
【０００３】この従来のＥＣＬ出力バッファでは、出力
レベルの高低によってグランド電源に流れる電流値が異
なるため、出力レベルの変化によってグランド電流の電
位が変動する。このため、集積回路が複数のＥＣＬ出力
バッファを有する場合、多数のＥＣＬ出力バッファの出
力レベルが同時に変化すると、グランド電位の変動によ
って、誤動作を起こす。このため、従来のＥＣＬ出力バ
ッファを有する半導体集積回路では、同時に出力レベル
の変化するＥＣＬ出力バッファ数に制限を加えていた。
レベルの高低によってグランド電源に流れる電流値が異
なるため、出力レベルの変化によってグランド電流の電
位が変動する。このため、集積回路が複数のＥＣＬ出力
バッファを有する場合、多数のＥＣＬ出力バッファの出
力レベルが同時に変化すると、グランド電位の変動によ
って、誤動作を起こす。このため、従来のＥＣＬ出力バ
ッファを有する半導体集積回路では、同時に出力レベル
の変化するＥＣＬ出力バッファ数に制限を加えていた。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、集積回路の試験時に、以下の様な２つ
の困難を有する。
体集積回路では、集積回路の試験時に、以下の様な２つ
の困難を有する。
【０００５】第１に、半導体ウェハ状態での試験時の様
に、集積回路の実使用実装時に比べ、グランド電源の供
給が充分でない場合、同時に出力レベルの変化すること
が許されるＥＣＬ出力バッファ数は、実使用時に比べ更
に少なくなる。このため、実使用時と同じ条件での試験
を行うことができない。
に、集積回路の実使用実装時に比べ、グランド電源の供
給が充分でない場合、同時に出力レベルの変化すること
が許されるＥＣＬ出力バッファ数は、実使用時に比べ更
に少なくなる。このため、実使用時と同じ条件での試験
を行うことができない。
【０００６】第２に、集積回路の試験専用のパタン（ベ
クタ）を生成する場合、前述の同時動作数制限を考慮し
なければならず、パタンの生成ルールが複雑になり、パ
タンの生成に必要な時間が増加し、集積回路のＴＡＴの
増大・コストの増大につながる。
クタ）を生成する場合、前述の同時動作数制限を考慮し
なければならず、パタンの生成ルールが複雑になり、パ
タンの生成に必要な時間が増加し、集積回路のＴＡＴの
増大・コストの増大につながる。
【０００７】本発明の目的は、試験時に出力論理振幅を
実使用時に比べて、小さくするようにした半導体集積回
路を提供することにある。
実使用時に比べて、小さくするようにした半導体集積回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の構成は、複数の
ＥＣＬ出力バッファを有する半導体集積回路において、
前記バッファの試験時には実使用時よりも論理振幅を小
さくする手段を設けたことを特徴とする。
ＥＣＬ出力バッファを有する半導体集積回路において、
前記バッファの試験時には実使用時よりも論理振幅を小
さくする手段を設けたことを特徴とする。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体集積回路のＥ
ＣＬ出力バッファを示す回路図である。
る。図１は本発明の第１の実施例の半導体集積回路のＥ
ＣＬ出力バッファを示す回路図である。
【００１０】図１において、本実施例は、ｎｐｎ型の
１，第２のトランジスタＱ１，Ｑ２と、これらのトラン
ジスタＱ１，Ｑ２のコレクタにそれぞれ接続された第
１，第２の抵抗Ｒ１，Ｒ２と、トランジスタＱ１，Ｑ２
のエミッタを共通にして、第３の抵抗Ｒ３と、電界効果
型の第４のトランジスタＱ４と第４の抵抗Ｒ４との直列
体とを接続し、トランジスタＱ４のゲートをモード切換
端子４に接続し、トランジスタＱ１のベースを入力端子
１，トランジスタＱ２のベースをリファレンス端子２に
それぞれ接続し、トランジスタＱ２のコレクタをベース
に、出力端子３をエミッタにそれぞれ接続したｎｐｎ型
の第３のトランジスタＱ３を設け、以上の回路をグラン
ド電源５，低位側電源６の間に設ける。
１，第２のトランジスタＱ１，Ｑ２と、これらのトラン
ジスタＱ１，Ｑ２のコレクタにそれぞれ接続された第
１，第２の抵抗Ｒ１，Ｒ２と、トランジスタＱ１，Ｑ２
のエミッタを共通にして、第３の抵抗Ｒ３と、電界効果
型の第４のトランジスタＱ４と第４の抵抗Ｒ４との直列
体とを接続し、トランジスタＱ４のゲートをモード切換
端子４に接続し、トランジスタＱ１のベースを入力端子
１，トランジスタＱ２のベースをリファレンス端子２に
それぞれ接続し、トランジスタＱ２のコレクタをベース
に、出力端子３をエミッタにそれぞれ接続したｎｐｎ型
の第３のトランジスタＱ３を設け、以上の回路をグラン
ド電源５，低位側電源６の間に設ける。
【００１１】図１において、本実施例は、ＥＣＬ回路の
定電流源を２本の第３，第４の抵抗Ｒ３，Ｒ４で構成
し、内１本の抵抗Ｒ４は、第４のＭＯＳトランジスタＱ
４にて回路から切り離すことを可能とする。
定電流源を２本の第３，第４の抵抗Ｒ３，Ｒ４で構成
し、内１本の抵抗Ｒ４は、第４のＭＯＳトランジスタＱ
４にて回路から切り離すことを可能とする。
【００１２】集積回路の実使用時には、モード切換端子
に高電位を与えることによって、ＭＯＳトランジスタＱ
４をオンさせる。集積回路の試験時には、ＭＯＳトラン
ジスタＱ４をオフさせることによって、ＥＣＬ回路の定
電流源を流れる電流値を減らすことができる。これによ
って出力レベルの低位側が、実使用時に比べて高位側に
シフトし、出力論理振幅を小さくすることができる。
に高電位を与えることによって、ＭＯＳトランジスタＱ
４をオンさせる。集積回路の試験時には、ＭＯＳトラン
ジスタＱ４をオフさせることによって、ＥＣＬ回路の定
電流源を流れる電流値を減らすことができる。これによ
って出力レベルの低位側が、実使用時に比べて高位側に
シフトし、出力論理振幅を小さくすることができる。
【００１３】図２は本発明の第２の実施例の半導体集積
回路を示す回路図である。図２において、本実施例は、
トランジスタＱ１，２のエミッタを共通にして、ｎｐｎ
型のトランジスタＱ５を接続し、トランジスタＱ５のエ
ミッタは抵抗Ｒ５を介して低位側電源６に接続し、トラ
ンジスタＱ５のベースには、電界効果トランジスタＱ
６，Ｑ７を介して、通常定電流源用電源７，試験時定電
流源用電源８が接続される。トランジスタＱ６，Ｑ７の
ゲートにはモード切換端子４が接続される。抵抗Ｒ１，
Ｒ２，トランジスタＱ１，Ｑ２，Ｑ３，出力端子３は、
図１と同様に接続される。
回路を示す回路図である。図２において、本実施例は、
トランジスタＱ１，２のエミッタを共通にして、ｎｐｎ
型のトランジスタＱ５を接続し、トランジスタＱ５のエ
ミッタは抵抗Ｒ５を介して低位側電源６に接続し、トラ
ンジスタＱ５のベースには、電界効果トランジスタＱ
６，Ｑ７を介して、通常定電流源用電源７，試験時定電
流源用電源８が接続される。トランジスタＱ６，Ｑ７の
ゲートにはモード切換端子４が接続される。抵抗Ｒ１，
Ｒ２，トランジスタＱ１，Ｑ２，Ｑ３，出力端子３は、
図１と同様に接続される。
【００１４】図２において、本発明の第２の実施例は、
ＥＣＬ回路の定電流源をトランジスタＱ５と抵抗Ｒ５と
で構成し、トランジスタＱ５のベースに接続する電源
を、モード切換端子４にて切換えることが可能である。
集積回路の試験時にトランジスタＱ５のベースに接続さ
れる試験時定電流源用電源の電位を通常定電流源用電源
よりも低く設定することによって、試験時のＥＣＬ回路
の定電流源に流れる電流値を実使用時に比べて減らすこ
とができる。これによって出力レベルの低位側が実使用
時に比べて高位側にシフトし、出力論理振幅を小さくす
ることができる。
ＥＣＬ回路の定電流源をトランジスタＱ５と抵抗Ｒ５と
で構成し、トランジスタＱ５のベースに接続する電源
を、モード切換端子４にて切換えることが可能である。
集積回路の試験時にトランジスタＱ５のベースに接続さ
れる試験時定電流源用電源の電位を通常定電流源用電源
よりも低く設定することによって、試験時のＥＣＬ回路
の定電流源に流れる電流値を実使用時に比べて減らすこ
とができる。これによって出力レベルの低位側が実使用
時に比べて高位側にシフトし、出力論理振幅を小さくす
ることができる。
【００１５】
【発明の効果】以上説明したように、本発明は、集積回
路の試験時にＥＣＬ出力バッファの出力論理振幅を実使
用時に比べて小さくすることによって、出力レベルの高
低によって生ずるグランド電源に流れる電流値の差を小
さくすることができ、このためＥＣＬ出力バッファの同
時動作数制限を集積回路の試験時には緩和あるいは無く
することが可能となり、実使用時に比べてグランド電源
の供給が充分でない場合でも、同等の試験を行うことが
可能となり、また試験用のパタンを生成する時、出力同
時動作数制限を考慮する必要がないため、パタン生成に
要する時間を削減でき、これによってＴＡＴを短縮し、
集積回路のコストを低減できるという効果がある。
路の試験時にＥＣＬ出力バッファの出力論理振幅を実使
用時に比べて小さくすることによって、出力レベルの高
低によって生ずるグランド電源に流れる電流値の差を小
さくすることができ、このためＥＣＬ出力バッファの同
時動作数制限を集積回路の試験時には緩和あるいは無く
することが可能となり、実使用時に比べてグランド電源
の供給が充分でない場合でも、同等の試験を行うことが
可能となり、また試験用のパタンを生成する時、出力同
時動作数制限を考慮する必要がないため、パタン生成に
要する時間を削減でき、これによってＴＡＴを短縮し、
集積回路のコストを低減できるという効果がある。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の回路図である。
１ 入力端子 ２ リファレンス端子 ３ 出力端子 ４ モード切換端子 ５ グランド電源 ６ 低位側電源 ７ 通常定電流源用電源 ８ 試験時定電流源用電源 Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｒ３ 第３の抵抗 Ｒ４ 第４の抵抗 Ｒ５ 第５の抵抗 Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ３ 第３のトランジスタ Ｑ４ 第４のトランジスタ Ｑ５ 第５のトランジスタ Ｑ６ 第６のトランジスタ Ｑ７ 第７のトランジスタ
Claims (3)
- 【請求項１】 複数のＥＣＬ出力バッファを有する半導
体集積回路において、前記バッファの試験時には実使用
時よりも論理振幅を小さくする手段を設けたことを特徴
とする半導体集積回路。 - 【請求項２】 論理振幅を小さくする手段が、ＭＯＳト
ランジスタによるスイッチで回路抵抗定数の変更を行う
手段である請求項１記載の半導体集積回路。 - 【請求項３】 論理振幅を小さくする手段が、ＭＯＳト
ランジスタによるスイッチで内部定電源を切換える手段
である請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000927A JPH06204840A (ja) | 1993-01-07 | 1993-01-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000927A JPH06204840A (ja) | 1993-01-07 | 1993-01-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204840A true JPH06204840A (ja) | 1994-07-22 |
Family
ID=11487330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000927A Pending JPH06204840A (ja) | 1993-01-07 | 1993-01-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204840A (ja) |
-
1993
- 1993-01-07 JP JP5000927A patent/JPH06204840A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |