JPH0422313Y2 - - Google Patents
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- Publication number
- JPH0422313Y2 JPH0422313Y2 JP1983204851U JP20485183U JPH0422313Y2 JP H0422313 Y2 JPH0422313 Y2 JP H0422313Y2 JP 1983204851 U JP1983204851 U JP 1983204851U JP 20485183 U JP20485183 U JP 20485183U JP H0422313 Y2 JPH0422313 Y2 JP H0422313Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- terminal
- load resistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
この考案は例えば入出力ピンを持つ半導体集積
回路に対しテスト信号などを供給する場合に用い
られる入出力回路に関する。
回路に対しテスト信号などを供給する場合に用い
られる入出力回路に関する。
半導体集積回路、いわゆるICの試験において
は入出力を兼用する端子ピンをもつもの、入力専
用の端子ピン、及び出力専用の端子ピンをもつも
のとがあり、これら何れのICに対してもテスト
信号を供給することができることが好ましい。
は入出力を兼用する端子ピンをもつもの、入力専
用の端子ピン、及び出力専用の端子ピンをもつも
のとがあり、これら何れのICに対してもテスト
信号を供給することができることが好ましい。
このような点より従来においては第１図に示す
ように出力動作時には端子１１よりの入出力切替
信号によりスイツチ１２をオンとし、端子
１３から出力データが出力駆動回路１４を通じ、
更にスイツチ１２を通じ、必要に応じて伝送線１
５を通じて被測定IC１６に供給され、つまり高
レベルや定レベルの信号が被測定IC１６に供給
されるようにしていた。この時スイツチ１２及び
伝送路１５の接続点と定電流源１８との間に接続
されたスイツチ１７はオフとされている。この出
力状態から入力状態にするには端子１１の切替信
号を低レベルとしてスイツチ１２をオフと
し、スイツチ１７をオンとし、被測定IC１６よ
り伝送路１５を通じて入力されるデータを入力回
路１９で受信すると共に、伝送路１５をスイツチ
１７を通じ定電流源１８に接続していた。実際に
IC１６を使用する場合においては入力時に伝送
路１５にそのインピーダンスと整合した抵抗器
を、入力回路１９と伝送路１５との間の接続点を
通じて接地しているが、第１図に示す従来の入出
力回路では定電流源１８が整合抵抗器の代りに接
続され、この定電流源１８はインピーダンスが無
限大であり、これは伝送路１５とのインピーダン
ス整合は得られない欠点があつた。なおスイツチ
１２，１７はダイオードスイツチが用いられ、そ
の切替動作は高速に行われるが、データを出力す
る際にスイツチ１２のON抵抗が無視できない欠
点もあつた。
ように出力動作時には端子１１よりの入出力切替
信号によりスイツチ１２をオンとし、端子
１３から出力データが出力駆動回路１４を通じ、
更にスイツチ１２を通じ、必要に応じて伝送線１
５を通じて被測定IC１６に供給され、つまり高
レベルや定レベルの信号が被測定IC１６に供給
されるようにしていた。この時スイツチ１２及び
伝送路１５の接続点と定電流源１８との間に接続
されたスイツチ１７はオフとされている。この出
力状態から入力状態にするには端子１１の切替信
号を低レベルとしてスイツチ１２をオフと
し、スイツチ１７をオンとし、被測定IC１６よ
り伝送路１５を通じて入力されるデータを入力回
路１９で受信すると共に、伝送路１５をスイツチ
１７を通じ定電流源１８に接続していた。実際に
IC１６を使用する場合においては入力時に伝送
路１５にそのインピーダンスと整合した抵抗器
を、入力回路１９と伝送路１５との間の接続点を
通じて接地しているが、第１図に示す従来の入出
力回路では定電流源１８が整合抵抗器の代りに接
続され、この定電流源１８はインピーダンスが無
限大であり、これは伝送路１５とのインピーダン
ス整合は得られない欠点があつた。なおスイツチ
１２，１７はダイオードスイツチが用いられ、そ
の切替動作は高速に行われるが、データを出力す
る際にスイツチ１２のON抵抗が無視できない欠
点もあつた。
従来において第２図に示すように入力回路１９
及び伝送路１５の接続点をリレー接点２１を通じ
て抵抗器２２の一端に接続し、抵抗器２２の他端
を電圧VTTが与えられている電源端子２３に接続
されたものもある。入力動作時にリレー接点２１
をオンとし、スイツチ１２をオフとして、伝送路
１５のインピーダンスと整合した抵抗器２２を通
じて電圧VTTの端子２３が伝送路１５及び入力回
路１９に接続され、これはIC１６を通常使用し
ている状態と同じである。しかしこの場合におい
てはリレー接点２１を使用するため、入出力の高
速度切替を行うことができない。
及び伝送路１５の接続点をリレー接点２１を通じ
て抵抗器２２の一端に接続し、抵抗器２２の他端
を電圧VTTが与えられている電源端子２３に接続
されたものもある。入力動作時にリレー接点２１
をオンとし、スイツチ１２をオフとして、伝送路
１５のインピーダンスと整合した抵抗器２２を通
じて電圧VTTの端子２３が伝送路１５及び入力回
路１９に接続され、これはIC１６を通常使用し
ている状態と同じである。しかしこの場合におい
てはリレー接点２１を使用するため、入出力の高
速度切替を行うことができない。
この考案の目的は常に入出力インピーダンスの
整合がとれ、かつ高速度で入力状態と、出力状態
とを切替ることができ、またスイツチのオン抵抗
などの影響を受けない入出力回路を提供すること
にある。
整合がとれ、かつ高速度で入力状態と、出力状態
とを切替ることができ、またスイツチのオン抵抗
などの影響を受けない入出力回路を提供すること
にある。
以下この考案による入出力回路の実施例を図面
を参照して説明しよう。第３図はこの考案による
入出力回路の実施例を示し、エミツタ結合ロジツ
ク３１が設けられ、このエミツタ結合ロジツク３
１においてはトランジスタ３２，３３のエミツタ
が結合されて定電流源３４に接続され、各コレク
タは負荷抵抗器３５，３６を通じて電源端子３７
に接続され、各ベースはアンド回路３８の反転出
力端及び正極性出力端にそれぞれ接続される。ア
ンド回路３８の一方の入力端子３９に入力データ
Hiが与えられる。
を参照して説明しよう。第３図はこの考案による
入出力回路の実施例を示し、エミツタ結合ロジツ
ク３１が設けられ、このエミツタ結合ロジツク３
１においてはトランジスタ３２，３３のエミツタ
が結合されて定電流源３４に接続され、各コレク
タは負荷抵抗器３５，３６を通じて電源端子３７
に接続され、各ベースはアンド回路３８の反転出
力端及び正極性出力端にそれぞれ接続される。ア
ンド回路３８の一方の入力端子３９に入力データ
Hiが与えられる。
このエミツタ結合ロジツク３１の一方の負荷抵
抗器３６を共通の負荷抵抗器としてエミツタ結合
ロジツク４１が設けられる。即エミツタ結合ロジ
ツク４１においてはトランジスタ４２，４３の各
エミツタは定電流源４４の一端に接続され、各コ
レクタはそれぞれ抵抗器３６，４５を通じて電源
端子３７に接続される。この共通の負荷抵抗器３
６とトランジスタ３３，４２の各コレクタとの接
続点は入出力端子４６とされ、例えば伝送路１５
を通じて被測定IC１６に接続される。この入出
力端子４６には入力回路１９が接続されている。
抗器３６を共通の負荷抵抗器としてエミツタ結合
ロジツク４１が設けられる。即エミツタ結合ロジ
ツク４１においてはトランジスタ４２，４３の各
エミツタは定電流源４４の一端に接続され、各コ
レクタはそれぞれ抵抗器３６，４５を通じて電源
端子３７に接続される。この共通の負荷抵抗器３
６とトランジスタ３３，４２の各コレクタとの接
続点は入出力端子４６とされ、例えば伝送路１５
を通じて被測定IC１６に接続される。この入出
力端子４６には入力回路１９が接続されている。
端子４７からの入出力切替信号がインバ
ータ４８に供給され、インバータ４８の出力がア
ンド回路３８の他方の入力端子に供給される。ま
た、端子４７からの入出力切替信号がイン
バータ４９に供給され、インバータ４９の正極性
出力及び反転出力がそれぞれトランジスタ４２，
４３のベースに供給される。
ータ４８に供給され、インバータ４８の出力がア
ンド回路３８の他方の入力端子に供給される。ま
た、端子４７からの入出力切替信号がイン
バータ４９に供給され、インバータ４９の正極性
出力及び反転出力がそれぞれトランジスタ４２，
４３のベースに供給される。
この構成においてデータを出力するには端子４
７の入出力切替信号を低レベルにする。こ
の場合においてはエミツタ結合ロジツク４１のト
ランジスタ４２，４３のベースにはそれぞれ低レ
ベル及び高レベルが印加され、トランジスタ４２
は不導通、トランジスタ４３が導通状態となる。
従つてトランジスタ４２を通じて負荷抵抗器３６
には電流が流れない。一方端子４７の入出力切替
信号が低レベルであるためインバータ４８
を通じてアンド回路３８に高レベルが与えられ
る。従つてデータ端子３９より入力されるデータ
Hiが高レベルの場合はエミツタ結合ロジツク３
１のトランジスタ３２，３３のベースにはそれぞ
れ低レベル及び高レベルが印加され、これにより
トランジスタ３２が不導通となり、トランジスタ
３３が導通する。従つて、負荷抵抗器３６に定電
流源３４の電流ILが流れ、端子４６の電圧はE1−
IL・R0（R0は抵抗器３６の抵抗値）となり、これ
が被測定IC１６に低レベルとして印加される。
端子４７に低レベルを与えた状態でデータ入力端
子３９のデータを低レベルにするとトランジ
スタ３２，３３のベースにはそれぞれ高レベル及
び低レベルが印加され、トランジスタ３２が導通
し、トランジスタ３３が不導通となり、よつて端
子４６には電源端子３７の電圧E1が出力され、
つまり高レベルが出力される。このようにして低
レベルと高レベルのデータを端子４６に出力する
ことができる。
７の入出力切替信号を低レベルにする。こ
の場合においてはエミツタ結合ロジツク４１のト
ランジスタ４２，４３のベースにはそれぞれ低レ
ベル及び高レベルが印加され、トランジスタ４２
は不導通、トランジスタ４３が導通状態となる。
従つてトランジスタ４２を通じて負荷抵抗器３６
には電流が流れない。一方端子４７の入出力切替
信号が低レベルであるためインバータ４８
を通じてアンド回路３８に高レベルが与えられ
る。従つてデータ端子３９より入力されるデータ
Hiが高レベルの場合はエミツタ結合ロジツク３
１のトランジスタ３２，３３のベースにはそれぞ
れ低レベル及び高レベルが印加され、これにより
トランジスタ３２が不導通となり、トランジスタ
３３が導通する。従つて、負荷抵抗器３６に定電
流源３４の電流ILが流れ、端子４６の電圧はE1−
IL・R0（R0は抵抗器３６の抵抗値）となり、これ
が被測定IC１６に低レベルとして印加される。
端子４７に低レベルを与えた状態でデータ入力端
子３９のデータを低レベルにするとトランジ
スタ３２，３３のベースにはそれぞれ高レベル及
び低レベルが印加され、トランジスタ３２が導通
し、トランジスタ３３が不導通となり、よつて端
子４６には電源端子３７の電圧E1が出力され、
つまり高レベルが出力される。このようにして低
レベルと高レベルのデータを端子４６に出力する
ことができる。
次に入力状態に切替るには端子４７からの入出
力切替信号を高レベルにする。この状態に
おいてはインバータ４８を通じてアンド回路３８
に低レベルが与えられるため、トランジスタ３
２，３３はトランジスタ３２が導通、３３が不導
通の状態に保持される。この時、抵抗器３６には
トランジスタ３３を通じて電流が流れない。一
方、インバータ４９を通じてトランジスタ４２，
４３のベースにそれぞれ高レベル及び低レベルが
与えられて、トランジスタ４２が導通し、トラン
ジスタ４３が不導通となつて、トランジスタ４２
を通じて負荷抵抗器３６に定電流源４４の電流IT
が流れ、端子４６の電圧はE1−IT・R0となる。
力切替信号を高レベルにする。この状態に
おいてはインバータ４８を通じてアンド回路３８
に低レベルが与えられるため、トランジスタ３
２，３３はトランジスタ３２が導通、３３が不導
通の状態に保持される。この時、抵抗器３６には
トランジスタ３３を通じて電流が流れない。一
方、インバータ４９を通じてトランジスタ４２，
４３のベースにそれぞれ高レベル及び低レベルが
与えられて、トランジスタ４２が導通し、トラン
ジスタ４３が不導通となつて、トランジスタ４２
を通じて負荷抵抗器３６に定電流源４４の電流IT
が流れ、端子４６の電圧はE1−IT・R0となる。
共通負荷抵抗器３６を伝送路１５と整合させる
ことにし、かつ定電流源４４の電流ITを定電流源
３４の電流ILよりも大に選定することによつて入
出力端子４６は高レベルのデータ電圧Vhよりも
低レベルの出力電圧Ｖを低く、更に入力状態と
した場合の電圧VTを更に低い電圧とすることが
できる。
ことにし、かつ定電流源４４の電流ITを定電流源
３４の電流ILよりも大に選定することによつて入
出力端子４６は高レベルのデータ電圧Vhよりも
低レベルの出力電圧Ｖを低く、更に入力状態と
した場合の電圧VTを更に低い電圧とすることが
できる。
以上述べたようにこの考案による入出力回路に
よれば入出力の切替え動作はエミツタ結合ロジツ
クによつて行うため頗る高速度で行うことがで
き、かつ伝送線１５に対し共通の抵抗器３６で整
合させ、通常の使用状態と同様の状態でテスト信
号を入出力させることが可能である。またスイツ
チのオン抵抗が影響するようなおそれもない。
よれば入出力の切替え動作はエミツタ結合ロジツ
クによつて行うため頗る高速度で行うことがで
き、かつ伝送線１５に対し共通の抵抗器３６で整
合させ、通常の使用状態と同様の状態でテスト信
号を入出力させることが可能である。またスイツ
チのオン抵抗が影響するようなおそれもない。
第１図及び第２図はそれぞれ従来の入出力回路
を示す接続図、第３図はこの考案による入出力回
路の一例を示す接続図である。 ３１，４１……エミツタ結合ロジツク、３６…
…共通負荷抵抗器、３９……データ入力端子、４
７……入出力切替入力端子。
を示す接続図、第３図はこの考案による入出力回
路の一例を示す接続図である。 ３１，４１……エミツタ結合ロジツク、３６…
…共通負荷抵抗器、３９……データ入力端子、４
７……入出力切替入力端子。
Claims (1)
- 【実用新案登録請求の範囲】 第１エミツタ結合ロジツクと、 一つの負荷抵抗器が上記第１エミツタ結合ロジ
ツクの一つの負荷抵抗器と共通の第２エミツタ結
合ロジツクと、 その共通の負荷抵抗器から導出された入出力端
子と、 この入出力端子に接続された入力回路と、 入出力切替信号が出力動作モードのレベル状態
のときには、上記第２エミツタ結合ロジツクにお
いて上記共通の負荷抵抗器が接続された側のトラ
ンジスタをオフにするとともに、上記第１エミツ
タ結合ロジツクにおいて入力データの内容に応じ
て上記共通の負荷抵抗器が接続された側のトラン
ジスタをオンまたはオフにして上記入出力端子に
データを出力され、上記入出力切替信号が入力動
作モードのレベル状態のときには、上記第１エミ
ツタ結合ロジツクにおいて上記共通の負荷抵抗器
が接続された側のトランジスタをオフにするとと
もに、上記第２エミツタ結合ロジツクにおいて上
記共通の負荷抵抗器が接続された側のトランジス
タをオンにする入出力切替制御回路と、 を備える入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20485183U JPS60111281U (ja) | 1983-12-29 | 1983-12-29 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20485183U JPS60111281U (ja) | 1983-12-29 | 1983-12-29 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111281U JPS60111281U (ja) | 1985-07-27 |
| JPH0422313Y2 true JPH0422313Y2 (ja) | 1992-05-21 |
Family
ID=30767235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20485183U Granted JPS60111281U (ja) | 1983-12-29 | 1983-12-29 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111281U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873881A (ja) * | 1981-10-29 | 1983-05-04 | Advantest Corp | Ｉｃテスタ |
-
1983
- 1983-12-29 JP JP20485183U patent/JPS60111281U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873881A (ja) * | 1981-10-29 | 1983-05-04 | Advantest Corp | Ｉｃテスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60111281U (ja) | 1985-07-27 |
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