JPS60128659A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置の電極形成に利用して有効な技術
に関するものである。

［背景技術］ 半導体装置の高速化・高焦積化技術の進歩につれ、電極
の低抵抗化が必須の要件となっている。

その−例として、たとえば、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈし
１ｙＤｏｐｅｄ　Ｄｒａｉｎ）構造のＭＯ３（Ｍｅｔａ
ｌ　０ｘｉｄｅＳ　ｅｍｉｃｏｎｄｕｃｔｚｏｒ）デバ
イスの電極にＰ　ｔ　（白金）あるいはＭｏ（モリブデ
ン）の金属シリサイドを利用したものが知られている。

ゲート電極とトレイン・ソースの拡散層に金属シリサイ
ドを形成したＮチャネルＭＯ８ＦＥＴの構造を第１−図
に示す。図において、符号１はＰ型シリコン半導体基板
を示ず。

厚い５ｉ０２酸化膜２によって囲まれた領域には、ソー
ス・ドレインを形成する拡散層３，４が各々形成され、
その間には５ｉ０２ゲ−１・酸化膜５を介してポリシリ
コンゲート電極６が形成されている。拡散層３，４は各
々高濃度Ｎ＋拡散層、低濃度Ｎ−拡散層であってＬＤＤ
構造を形成している。

符号７は５ｉ０２よりなるサイドウオールである。

この種ＮチャネルＭＯ８ＦＥＴのソース・トレイン電極
８，９ならびにゲート電極１０として金属シリサイドを
用いる従来の方法にはつぎのちのが知られている。

すなわち、１９８１年、ＩＥＤＭテクニカルダイジェス
ト、第６５１頁〜第６５４頁に紹介されているように、
サイドウオール７を形成した後ｐｔを堆積し拡散層３な
らびにポリシリコソゲ−１〜電極６の上のｐｔのみをＰ
ｔＳｉに変える方法と、１９８２年。

ＩＥＤＭテクニカルダイジェスト、第５５６頁以降に紹
介されているように、サイドウオール７を形成した後Ｍ
　ｏ　’ｚ堆積し次にイオン打込みを行って、拡散層３
ならびにポリシリコンゲート電極６上のＭｏのみをＭｏ
Ｓｉ２に変える方法である。

このようにして、電極に金属シリサイドを用いることに
よって低抵抗化をはかっている。しかしながらこれら従
来の方法にはつぎの問題点がある。

前者の方法にあっては、ＰｔＳｉの耐熱性が悪く製造プ
ロセスでの熱処理に耐えるのに問題があった。また、後
者の方法にあっては、ＭｏとＳｉの反応が困難であって
、これらの界面の酸化膜をイオン打込みによって破壊し
た後に熱処理を行っていた。従って、ＭＯの層を厚くす
ることは困難であり、このためＭ　ｏ　Ｓ　ｉ　２の抵
抗を低くするのに限度があった。

［発明の目的］ 本発明の目的は、耐熱性が良く、かつ、低抵抗の電極形
成を可能とする技術を提供するものである。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添イ１図面からあきらかになるで
あろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとｊクリである。

すなわち、Ｓｉと反応しやすい金属をＳ　ｉ　ｌに堆積
し、この上に耐熱性のよい金属を堆積してシリサイド化
を行うことにより、下層の金属がＳｉとの反応を促進し
、上層の金属が容易にシリサイド化される。このため、
上層の金属の鼠を多くシて低抵抗化するとともに、耐熱
性のよいｔ′ル極を形成することができる。

［実施例１］ 第２図から第４図は本発明の半導体装置およびその製造
方法の一実施例を説明するための断面構造図である。本
実施例におし）では、本発明をＮチャネルＭＯ３ＦＥＴ
に適用した場合につ４Ｎで説明する。

第２図において、符号２１はＰ型シリコン半導体基板で
ある。基板２１の一生面には、素子の活性領域を規定す
るための比較的厚ｂｔｓｉｏ。酸化膜２２が選択的に形
成されてｂｓ６゜この活性領域のほぼ中央にはＳｉＯ２
ゲ−１〜酸化膜２３を介して、たとえば、ポリシリコン
のグー１〜電極２４カ〜形成されている。この後、浅ｂ
ｓＮ−拡散層２６をたとえばＡ　ｓ　（ヒ素）のイオン
打込みによって形成し、つぎにＳ　、ｉ　０２等によっ
てゲーＩ〜電極２４の側面にサイドウオール２５）形成
する。さらに、深いＮ＋拡散層２７をたとえばＰ（リン
）のイオン打込みによって形成する。ここまでは、従来
方法による、ＬＤＤ構造を有したＮチャネルＭ　ＯＳ　
ｌ”ＥＴの製造プロセスである。

この後、基板２１の表面全体に第１の金属２８であるＰ
ｔを堆積し、さらにこの第１の金属の上に第２の金属２
９であるＭＯを堆積する。ｐｔの厚さは比較的薄く、Ｓ
ｉとの反応を促進さ仕るための触媒としての作用を行な
わせている。また、Ｍｏは金属シリサイドの低抵抗化を
はかるために比較的厚く、Ｐｔに比較して高融点である
。これら両金属の厚みとしては、たとえば、Ｐ［を２０
０オンゲストローム、ＭＯを１０００オンゲストロー１
１に選択することができる。しかし、これらの値は、Ｐ
ｔの触媒としての作用、Ｍｏの金属シリサイドの低抵抗
化ならびに耐熱性等を考慮して適宜選択できることは当
然である。

つぎに熱処理を行うことによって、第：３図に示すよう
に、Ｎ＋拡散層２７とゲート電極２４との上に金属シリ
サイド電極３ｏを形成することができる。すなわち、Ｎ
＋拡散層２７の」二部にあった第１の金属２８と第２の
金ｌ１ｃ２９は、Ｐ　Ｌ　Ｓ　ｉとＭ　ｏ　Ｓ　ｉ　２
との金属シリサイドとなり、同様にゲート電極２４の」
二部にあった第１の金属２８と第２の金属２９も、Ｐｔ
ＳｉとＭｏ５ｉ２との金属シリサイドとなる。一方、比
較的厚い５ｉ０２酸化膜２２とサイドウオール２５との
上部にあった第１の金属２８と第２の金属２９は、シリ
サイド化′されずにＰｔとＭｏとの混合層３１に変わる
。

つぎに、このＰｔとＭｏとの混合層３１のみを除去して
、露出していたＳｉ上のみに自己整合的に金属シリサイ
ドを形成することができる。この時の断面図は第４図に
示すとおりである。

第１実施例において説明したように、第１の金属２８で
あるｐｔが直接Ｓｉと接触しているため、これらの界面
に酸化膜がたとえ存在しても、このｐｔの助けによって
上層の第２の金属２９であるＭｏがＳｉと反応するのを
促進する。従って、従来のようにＭｏを蒸着した後に、
イオン打込みをしなくともよく、Ｍｏの厚みを比較的厚
くすることが可能である。このため、金属シリサイドの
低抵抗化をはかれるとともに、ＰｔＳｉの耐熱性の影響
をも軽減することができる。

［実施例２］ 本発明による他の実施例を第５図および第６図を参照し
て説明する。第１実施例において、シリサイド化されず
に残ったｐｔとＭＯとの混合層３１を除去する際に、金
属シリサイド電極Ｓ　Ｏとのエツチング選択比を考慮し
ている。この第２実施例はそのエツチング選択比をより
良くするために考えられたものである。

第５図は、第２図において説明した工程のあと、さらに
第３の金属３２であるＰｔを堆積した後の断面図である
。第３の金属３２の堆積する工程以外は、すべて第２図
で説明した工程と同じであり、対応する構成に対しては
同一参照番号を伺しその説明を省略する。

第２実施例は、ＳｉをＰｔやＡｕのように非酸化性の金
属と接触させて酸化性雰囲気中で熱処理すると比較的低
温の２００　’Ｃ以下でも１〕［やＡｕ）表面にＳｉＯ
２が成長するという事実ニ基づいてなされたものである
。すなわち、第５図において、酸化性雰囲気中で熱処理
すると、Ｓｉと接触しているＮ＋拡散層２７とポリシリ
コングー１〜電極２４との上部にある第１〜第３の金属
２８，２９．３２にあっては、ＰｔとＳｉが反応して活
性のＳｔが生成される。そしてこの活性のＳｉが表面ま
で拡散して第６図に示すようなＳ　ｉ　Ｏ２膜３３を形
成する。それとともに、ＰＬＳｉ、Ｍ。

Ｓ　ｉ　２　、Ｍ’ｏ等から成る混合層３４をその下方
に形成する。残りの第１〜第３の金属２８，２９゜３２
は、ＰｔとＭｏの混合層３５を形成する。

このあと、Ｐ’ｔとＭｏの混合層３５を選択的にエツチ
ング除去して、露出していたＳｉ上のみに自己整合的に
金属シリサイドを形成することができる。

［効果］ 以上説明したように、金属シリサイド電極を形成するの
に、二種類の金属を用い、一方の金属をＳｉとめ反応の
活性化、他方の金属を金属シリサイド電極の低抵抗なら
びに耐熱性の向上に各々作用するようにしているので、
低抵抗かつ高耐熱の金属シリサイド電極を形成できると
いう効果を有する。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

［利用分野］ 以上の説明では本発明の背景となった高集積デバイスと
してのＬＤＤ構造Ｍ　ＯＳ　１．’ｉ’　ＪΣ゛」゛に
対し適用した場合について説明したが、これに限定され
るものではなく、高集積回路に用いられる電極一般に広
く適用できる。

【図面の簡単な説明】

第１図は従来のシリサイド電極を説明するためのＮチャ
ネルＬＤＤ型Ｍ　ＯＳ　Ｆ　Ｅ　ｌ’　Ｕ）断面図、第
２図から第４図は、本発明の半導体装置、＋：ンよびそ
の製造方法をＮチャネルＬ　Ｌ）　Ｉ）型Ｍ　ＯＳ　Ｆ
＋！：Ｔに適用した第１実施例を説明するだめの断面図
、第５図から第６図は、同様に第２実施例を説明するた
めの断面図である。 １．２１・・・Ｐ型シリコン半導体基板、２，２２・・
・厚い５ｉＯ７膜、３，２７・・・深いＮ＋拡散層、４
．２６・・・浅いＮ−拡散層、５，２３・・・ゲ−１へ
酸化膜（Ｓｉ０２）、６，２４・・・ポリシリコンゲー
ト電極、７，２５・・・サイドウオール、８．９，１０
，３０．３４・・・金属シリサイド電極、２８・・・第
１の金属（Ｐｔ）、２９・・・第２の金属（ＭＯ）、３
１．３５−・・Ｐ　ｔとＭｏとの混合層、３２・・・第
３の金属（Ｐｔ）、３３・・・５ｉ０２膜。 第　１　図 第　３　図 第　４　図 第　５　図 第　６　図

Claims (1)

1. 【特許請求の範囲】 １．２種類の金属から形成された金属シリーリイドを半
   導体装置の電極として有したことを４ｔ、１ｉ徴とする
   半導体装置。 ２、前記２種類の金属がＰ　ｔならびにＭＯであること
   を特徴とする特許請求の範囲第１項記載の半導体装置。 ３．２種類の金属から形成された金属シリサイドと、少
   なくとも前記２種類の金属の一方の金属とを半導体装置
   の電極として有したことを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ４、前記２種類の金属がＰｔならびにＭｏであり、前記
   ２種類の金属の一方の金属がＭｏであることを特徴とす
   る特許請求の範囲第３項記載の半導体装置。 ５、電極を形成すべき領域を有した半導体装置の一主面
   に第１の金属と第２の金属を順次堆積し。 熱処理により前記領域に第１ならびに第２の金属より成
   る金属シリサイドを形成することを特徴とする半導体装
   置の製造方法。 ６、前記第１の金属がｐｔであり、前記第２の金属がＭ
   Ｏであることを特徴とする特許請求の範囲第５項記載の
   半導体装置の製造方法。 ７、前記第２の金属を堆積した後に、さらに第３の金属
   である１〕ｔを堆積し、酸化性雰囲気［こお）Ｍて熱処
   理することによって前記領域に、第１ならびに第２の金
   属より成る金属シリサイドと第２の金属であるＭｏとを
   有した電極を形成することを特徴とする特許請求の範囲
   第６項記載の半導体装置の製造方法。