JPS60126870A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60126870A JPS60126870A JP23358483A JP23358483A JPS60126870A JP S60126870 A JPS60126870 A JP S60126870A JP 23358483 A JP23358483 A JP 23358483A JP 23358483 A JP23358483 A JP 23358483A JP S60126870 A JPS60126870 A JP S60126870A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＧａＡｓ電界効果トランジスタの製造方法に関
する。
する。
〔従来技術とその間１．ｆｆ 、屯〕
ＧａＡｓ電界効果トランジスタ（Ｆ’ＥＴ）を基本素子
としたＧａＡｓ集積回路の製造工程において能動層とな
るべき層は一般に半絶縁性ＧａＡｓ基板に不純物を直接
イオン注入することで形成されることが多い。
としたＧａＡｓ集積回路の製造工程において能動層とな
るべき層は一般に半絶縁性ＧａＡｓ基板に不純物を直接
イオン注入することで形成されることが多い。
この際基板結晶中に不均一に分布する微小欠陥のために
能動層の電子濃度にばらつきを生じ、これが電界効果ト
ランジスタのしきい値電圧の分散を大とし、高集積化の
障害となってきた。
能動層の電子濃度にばらつきを生じ、これが電界効果ト
ランジスタのしきい値電圧の分散を大とし、高集積化の
障害となってきた。
本発明の目的は上記微小欠陥によるしきい値分散を低減
するため、基板表面の特定領域に歪場を与えることによ
シミ界効果トランジスタの電気的特性への影響が最小と
なる場所に微小欠陥を集める方法を用いて、ゲート電極
直下部における能動層中の電子の活性化率を高め、かつ
均一化して高集積化に適したしきい値分散の小さな電界
効果トランジスタを得ようとするものである。
するため、基板表面の特定領域に歪場を与えることによ
シミ界効果トランジスタの電気的特性への影響が最小と
なる場所に微小欠陥を集める方法を用いて、ゲート電極
直下部における能動層中の電子の活性化率を高め、かつ
均一化して高集積化に適したしきい値分散の小さな電界
効果トランジスタを得ようとするものである。
本発明の概要は次のとおりである。通常イオン注入によ
り半絶縁基板上に電界効果トランジスタを形成する工程
において、能動層形成のための不純物注入後不純物中心
から電子を活性化するための熱処理が行なわれる。
り半絶縁基板上に電界効果トランジスタを形成する工程
において、能動層形成のための不純物注入後不純物中心
から電子を活性化するための熱処理が行なわれる。
このとき、熱処理前に半絶縁性基板と熱膨張係数の異な
る絶縁膜、或は耐熱性導体膜を基板表面に被着し、通常
の蝕刻技術により膜の辺縁部が能動層に隣接するか或は
能動層の一部を占めるよな形状に微細パターンを形成し
た後活性化のための熱処理を行なう。このようにすれば
熱歪により、とくに上記膜の辺縁部に集中的な歪場を発
生し、能動層中妬含まれる微小欠陥がこ＼に集められる
ため、上記工程を経た電界効果トランジスタのしきい値
分散は小さく、高集積化に適した均一度の高いものと々
る。
る絶縁膜、或は耐熱性導体膜を基板表面に被着し、通常
の蝕刻技術により膜の辺縁部が能動層に隣接するか或は
能動層の一部を占めるよな形状に微細パターンを形成し
た後活性化のための熱処理を行なう。このようにすれば
熱歪により、とくに上記膜の辺縁部に集中的な歪場を発
生し、能動層中妬含まれる微小欠陥がこ＼に集められる
ため、上記工程を経た電界効果トランジスタのしきい値
分散は小さく、高集積化に適した均一度の高いものと々
る。
本発明を半絶縁性基板上に形成されたＧａＡｓディジタ
ルＩＣに適用するとき、従来５０ｍＶ程度であったエン
ハンスメント型電界効果トランジスタのしきい値電圧分
散の標準偏差の値を２０ｍＶに低減することができ、
ＧａＡｓディジタルＩＣの高集積化に大きな効果がある
ことが明らかとなった。
ルＩＣに適用するとき、従来５０ｍＶ程度であったエン
ハンスメント型電界効果トランジスタのしきい値電圧分
散の標準偏差の値を２０ｍＶに低減することができ、
ＧａＡｓディジタルＩＣの高集積化に大きな効果がある
ことが明らかとなった。
本発明の詳細を半絶縁性ＧａＡｓ基板上に形成されたエ
ンハンスメント型ＧａＡｓ ｈｌＥＳＦＥＴに適用した
実施例につき図面と共に説明する。
ンハンスメント型ＧａＡｓ ｈｌＥＳＦＥＴに適用した
実施例につき図面と共に説明する。
第１図に本発明の一実施例のＧａＡｓ■５ＦＥＴの製造
工程を示す。図中（ａ） 、 （ｂ）及び（Ｃ）は従来
一般に知られている工程と同様のものであり、本工程の
特徴とするところは（Ｃ）及び（ｄ）に含まれている。
工程を示す。図中（ａ） 、 （ｂ）及び（Ｃ）は従来
一般に知られている工程と同様のものであり、本工程の
特徴とするところは（Ｃ）及び（ｄ）に含まれている。
まず第１図（ａ）に示すように半絶縁性ＧａＡｓ基板１
の上にレジスト膜を塗布し、ソース・ドレイン領域を窓
明けして２．３．４のようなレジストパターンを形成す
る。次に２．３．４をマスクとして加速電圧１５０℃、
ドーズ量３刈ｏｃｍ で８ｉをイオン注入し、ソース・
ドレイン電極の下地となる領域５，６を形成する。同様
にして第１図（ｂ）に示すように再びレジストパターン
２，４をマスクとして加速電圧１００ＫＶ 。
の上にレジスト膜を塗布し、ソース・ドレイン領域を窓
明けして２．３．４のようなレジストパターンを形成す
る。次に２．３．４をマスクとして加速電圧１５０℃、
ドーズ量３刈ｏｃｍ で８ｉをイオン注入し、ソース・
ドレイン電極の下地となる領域５，６を形成する。同様
にして第１図（ｂ）に示すように再びレジストパターン
２，４をマスクとして加速電圧１００ＫＶ 。
ドーズ量３刈Ｏｃｍ でＳｉをイオン注入し、能動層と
なる領域７奢形成する。この工程までは基本的に従来と
異なることはなく、従来工程では次にレジスト膜２，４
除去後、 Ａｓの蒸発を抑える丸め１絶縁膜を全面に被
覆して行なうキャップアニール或はＡｓＨ３を含む雰囲
気中で行なうキャップレスアニールにより注入したＳｉ
より電子を活性化する熱処理が行なわれていた。このと
き基板結晶育成過程で基板中に不均一にとりこまれ穴微
小欠陥が電子活性化を妨げ、アニール後の電子濃度の不
均一、ひいてはＧａＡｓ ＭＢＳＦＥＴのしきい値分散
を生ずる原因となっていた。
なる領域７奢形成する。この工程までは基本的に従来と
異なることはなく、従来工程では次にレジスト膜２，４
除去後、 Ａｓの蒸発を抑える丸め１絶縁膜を全面に被
覆して行なうキャップアニール或はＡｓＨ３を含む雰囲
気中で行なうキャップレスアニールにより注入したＳｉ
より電子を活性化する熱処理が行なわれていた。このと
き基板結晶育成過程で基板中に不均一にとりこまれ穴微
小欠陥が電子活性化を妨げ、アニール後の電子濃度の不
均一、ひいてはＧａＡｓ ＭＢＳＦＥＴのしきい値分散
を生ずる原因となっていた。
発明の一実施例の製造法では、第１図（ｂ）の工程終了
後第１図（Ｃ）に示すように厚さ３０００Ａのプラズマ
ＣＶＤ Ｓ １８Ｎ４膜を基板１の上に成長した後、通
常の方法でソース・ドレイン領域５，６が一部露出する
ような形状に窓明け−８ｒ ｓＮ４パターン８，９を形
成する。このとき８，９の辺縁部はマスク合せの精度の
許す範囲内で可能な限り能動層となる領域７に隣接する
ようにする。次にこれをＡｓＨａを含むＨ２ガス気流中
で８５０℃で約３０分の熱処理を行なえば、５．６及び
７は活性化されてそれぞれ電子濃度１×１０１−−３の
ｎ＋ソース・ドレイン領域２刈Ｏｃｍ のｎ型能動領域
になる。
後第１図（Ｃ）に示すように厚さ３０００Ａのプラズマ
ＣＶＤ Ｓ １８Ｎ４膜を基板１の上に成長した後、通
常の方法でソース・ドレイン領域５，６が一部露出する
ような形状に窓明け−８ｒ ｓＮ４パターン８，９を形
成する。このとき８，９の辺縁部はマスク合せの精度の
許す範囲内で可能な限り能動層となる領域７に隣接する
ようにする。次にこれをＡｓＨａを含むＨ２ガス気流中
で８５０℃で約３０分の熱処理を行なえば、５．６及び
７は活性化されてそれぞれ電子濃度１×１０１−−３の
ｎ＋ソース・ドレイン領域２刈Ｏｃｍ のｎ型能動領域
になる。
このとき同時に半絶縁性ＧａＡｓ １とＳ ｒ ａＮ４
臆８，９との間には、両者の熱膨張係数の差によｐ熱歪
が発生し、とくに熱歪が最大となる８、９の辺縁部１０
゜１１を中心として能動領域７中に含まれる微小欠陥が
第１図（ｄ）に点線で示すように集められる。このよう
にＧａＡｓ■５ＦＥＴのしきい値分散を大ならしめる微
小欠陥をソース・ドレイノｎ−領域の中にあルＩＯ。
臆８，９との間には、両者の熱膨張係数の差によｐ熱歪
が発生し、とくに熱歪が最大となる８、９の辺縁部１０
゜１１を中心として能動領域７中に含まれる微小欠陥が
第１図（ｄ）に点線で示すように集められる。このよう
にＧａＡｓ■５ＦＥＴのしきい値分散を大ならしめる微
小欠陥をソース・ドレイノｎ−領域の中にあルＩＯ。
１１トロ分に集めることにょシ、能動領域７の活性化率
の向上と電子濃度のばらつきの減少が達成される。なお
１０．１１部分に集められた微小欠陥はソース・ドレイ
ン計領域５，６の活性化率に影響を与え五８−３ るが、この領域は１刈Ｏｃｍ の高い電子濃度であるな
め、変化率は少さく、電界効果トランジスタの特性に及
ｌ￥：す影響は無祈し得る。
の向上と電子濃度のばらつきの減少が達成される。なお
１０．１１部分に集められた微小欠陥はソース・ドレイ
ン計領域５，６の活性化率に影響を与え五８−３ るが、この領域は１刈Ｏｃｍ の高い電子濃度であるな
め、変化率は少さく、電界効果トランジスタの特性に及
ｌ￥：す影響は無祈し得る。
次に第１ｆ図（ｅ）に示すようにソース・ドレイン部５
．６が全面減小するように再び９，１ｏを蝕刻−従来行
なわれている手法に従がってＡｕ／ｇｅ／Ｎｉオーミッ
ク電極１２．１３及びＰｉゲート１４をリフトオフ法に
より形成し、４００’Ｃ，３０分程度の熱処理を行なう
ととＫより、従来５０ｍＶ程度であったしきい値電圧分
布の標準偏差の値が２０ｍＶに低減し、高集積化に適し
た高精度のエンハンスメント型ＧａＡｓ ＤＪＥ８Ｆ’
ＥＴ ｆ、得ることがで六た。なおこのとき１０．１１
部分に集められた微小欠陥は４０σＣ，３０分程度の熱
処理により再拡散することｉｔ ′ｆｒ＜ 、第１図（
ｅ）に示されているように１０．１１部分に留められる
。
．６が全面減小するように再び９，１ｏを蝕刻−従来行
なわれている手法に従がってＡｕ／ｇｅ／Ｎｉオーミッ
ク電極１２．１３及びＰｉゲート１４をリフトオフ法に
より形成し、４００’Ｃ，３０分程度の熱処理を行なう
ととＫより、従来５０ｍＶ程度であったしきい値電圧分
布の標準偏差の値が２０ｍＶに低減し、高集積化に適し
た高精度のエンハンスメント型ＧａＡｓ ＤＪＥ８Ｆ’
ＥＴ ｆ、得ることがで六た。なおこのとき１０．１１
部分に集められた微小欠陥は４０σＣ，３０分程度の熱
処理により再拡散することｉｔ ′ｆｒ＜ 、第１図（
ｅ）に示されているように１０．１１部分に留められる
。
上記実施例と同様な効果は、絶縁膜として５ｉＯｘＳ
ｉ０２ 、ｋＬ２０３等を用いることによっても得るこ
とができる。また第１図（Ｃ）において絶縁膜８，９０
代りに耐熱性メタル又はメタルシリサイド８，９ヲ使用
し、熱処理後第１図１（ｄ）の状態で８，９を除去し、
第１図（ｅ）で新たに絶縁膜８，９を低温で被着する工
程によっても同様な目的を達することができる。
ｉ０２ 、ｋＬ２０３等を用いることによっても得るこ
とができる。また第１図（Ｃ）において絶縁膜８，９０
代りに耐熱性メタル又はメタルシリサイド８，９ヲ使用
し、熱処理後第１図１（ｄ）の状態で８，９を除去し、
第１図（ｅ）で新たに絶縁膜８，９を低温で被着する工
程によっても同様な目的を達することができる。
さらに他の実施例として第１図（ｂ）のレジスト２，４
を除去後、第２図に平面図で示されているように。
を除去後、第２図に平面図で示されているように。
基板１の表面に上記絶縁膜、耐熱性メタル、或はメタル
シリサイドで電界効果トランジスタの電流方向と平行に
細いストライプ状パターン１５ヲ形成し、こ＼に微小欠
陥を集める方法もしきい値電圧の絢−化に有効である。
シリサイドで電界効果トランジスタの電流方向と平行に
細いストライプ状パターン１５ヲ形成し、こ＼に微小欠
陥を集める方法もしきい値電圧の絢−化に有効である。
この方法ではストライプ１５形成に当シ電解効果トラン
ジスタのパターンとの正確なマスク合わせ全必要とせず
、捷た能動層７上のストライプバタン部分に集められた
微小欠陥が雪、流を妨げないので、電界効果トランジス
タの相互コンダクタンスへの悪影響全最小に抑えること
ができる。なお１本工程では熱処理後ストライプパター
ンを除去した上、通常の方法を組合わせて電界効果トラ
ンジスタの電極を形成することができる。
ジスタのパターンとの正確なマスク合わせ全必要とせず
、捷た能動層７上のストライプバタン部分に集められた
微小欠陥が雪、流を妨げないので、電界効果トランジス
タの相互コンダクタンスへの悪影響全最小に抑えること
ができる。なお１本工程では熱処理後ストライプパター
ンを除去した上、通常の方法を組合わせて電界効果トラ
ンジスタの電極を形成することができる。
第１図は本発明の一実施例における一連の製造工程を示
す断面図、第２図は本発明の他の実施例の主要点を示す
平面図である。 １・・・半絶縁性ＧａＡｓ基板、２，３．４・・レジス
トバタン、５・・・ソース領域、６ ドレイン領域、７
・・・能動層となる領域、８，９・・ＳＩ３Ｎ４パター
ン、１０．．１１・・・Ｓｉ Ｎ パターンの辺縁部、
１２．１３・・・オーミック４ 電極、１４・・・Ｐｉゲート、１５・・・ストライプ状
パターン。
す断面図、第２図は本発明の他の実施例の主要点を示す
平面図である。 １・・・半絶縁性ＧａＡｓ基板、２，３．４・・レジス
トバタン、５・・・ソース領域、６ ドレイン領域、７
・・・能動層となる領域、８，９・・ＳＩ３Ｎ４パター
ン、１０．．１１・・・Ｓｉ Ｎ パターンの辺縁部、
１２．１３・・・オーミック４ 電極、１４・・・Ｐｉゲート、１５・・・ストライプ状
パターン。
Claims (1)
- 電界効果トランジスタの製造方法において、半導体ウェ
ハに能動層形成のためのイオン注入を行なった後、半導
体ウェハと熱膨張係数の異なる絶縁膜又は耐熱性導体膜
を用いて同ウェハ上に微細パターンを形「・けし、膜の
辺縁部が能動層に隣接するか或は能動層の一部を占める
ような形状のものとして、これに活性化のための熱処理
を施すことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23358483A JPS60126870A (ja) | 1983-12-13 | 1983-12-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23358483A JPS60126870A (ja) | 1983-12-13 | 1983-12-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126870A true JPS60126870A (ja) | 1985-07-06 |
Family
ID=16957356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23358483A Pending JPS60126870A (ja) | 1983-12-13 | 1983-12-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126870A (ja) |
-
1983
- 1983-12-13 JP JP23358483A patent/JPS60126870A/ja active Pending
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