JPS60124861A - Ｐｎ接合絶縁集積回路 - Google Patents
Ｐｎ接合絶縁集積回路Info
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- JPS60124861A JPS60124861A JP59195631A JP19563184A JPS60124861A JP S60124861 A JPS60124861 A JP S60124861A JP 59195631 A JP59195631 A JP 59195631A JP 19563184 A JP19563184 A JP 19563184A JP S60124861 A JPS60124861 A JP S60124861A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- H01L27/0233—Integrated injection logic structures [I2L]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、一般的に、集積回路における漏れ電流の補
償に関する。よυ具体的にはＰＮ接合絶縁集積回路にお
ける個々に絶縁されている複数の半導体素子の漏れ電流
を補償する方法と構造に関する。
償に関する。よυ具体的にはＰＮ接合絶縁集積回路にお
ける個々に絶縁されている複数の半導体素子の漏れ電流
を補償する方法と構造に関する。
従来の技術
現在生産されている大部分のパイポー２モノリシツク集
積回路には、個々の集積回路に使用される各々の半導体
素子を電気的に絶縁した多分離したシするためにＰＮ接
合絶縁が用いられている。
積回路には、個々の集積回路に使用される各々の半導体
素子を電気的に絶縁した多分離したシするためにＰＮ接
合絶縁が用いられている。
一般的に、共通の基板領域は構成する半導体素子が作ら
れる半導体領域、すなわち、タブを基準として逆バイア
スされている。半導体素子にはパーティカルパイポーラ
トランジスタ、ラタラルパイ？−ラトランジスタ、ダイ
オード、接合電界効果トランジスタ（ＪＦＥＴ）がある
。
れる半導体領域、すなわち、タブを基準として逆バイア
スされている。半導体素子にはパーティカルパイポーラ
トランジスタ、ラタラルパイ？−ラトランジスタ、ダイ
オード、接合電界効果トランジスタ（ＪＦＥＴ）がある
。
発明が解決しようとする問題点
しかし、集積回路を製造する際に、逆バイアスされてい
る絶縁ＰＮ接合を通して各々のタブに漏れ電流が流れ込
むのが問題である。室温ではこの漏れは通常小さく回路
動作には悪影響を与えない。
る絶縁ＰＮ接合を通して各々のタブに漏れ電流が流れ込
むのが問題である。室温ではこの漏れは通常小さく回路
動作には悪影響を与えない。
しかし、温度が上昇したり、又、光や原子核の放射によ
りその漏れは十分大きくなり回路動作が劣化したり、破
壊されたルする。集積回路は室温で正常に動作するとし
ても、高温ではタブから基板への漏れ電流が増加するた
めに正常動作が損なわれる。かくして、集積回路は、通
常、室温を含むかなシ広範囲な温度で動作する必要があ
るので、高温や他の要因によシ漏れ電流の不要な上昇を
制御したり補償することができることは必須である。
りその漏れは十分大きくなり回路動作が劣化したり、破
壊されたルする。集積回路は室温で正常に動作するとし
ても、高温ではタブから基板への漏れ電流が増加するた
めに正常動作が損なわれる。かくして、集積回路は、通
常、室温を含むかなシ広範囲な温度で動作する必要があ
るので、高温や他の要因によシ漏れ電流の不要な上昇を
制御したり補償することができることは必須である。
基板漏れ電流は温度や放射の他にタブ面積や電圧に影響
され易い。高入力インピーダンス演算増幅器など微少電
流レベルで動作する回路の場合に重大な問題となる。
され易い。高入力インピーダンス演算増幅器など微少電
流レベルで動作する回路の場合に重大な問題となる。
過去には、ＰＮ接合絶縁バイポーラ集積回路に寄生漏れ
の効果を補償するために素子が付加されていた。一般的
に、これらの補償方法では補償しようとする各素子に対
して少なくとも素子を一つ付加する必要があった。この
結果、集積回路には複雑さが増加し、実質的によシ大き
な面積が必要となった。従って、回路の複雑さと面積を
減少させ、集積回路１！！ＰＫ複合素子が低電流で動作
する集積回路において複合素子を補償する漏れ電流補償
法の必要性がめられてきている。例えば、パーティカル
ＮＰＮ）ランジスタ素子のコレクタ、又は、ラタラルＰ
ＮＰ ）ランジスタのペースから下部にある半導体の
基板への寄生漏れがあるので、特にパーティカルＮＰＮ
）ランジスタ素子のコレクタ又は２タラルＰＮＰ ）ラ
ンゾスタ素子のペースが微小電流で動作させている時に
はその基板漏れのため通常それら素子の性能が劣化させ
られてしまうで擾）ろうので、これらの素子に対して漏
れ電流補償を行なう必要があった。
の効果を補償するために素子が付加されていた。一般的
に、これらの補償方法では補償しようとする各素子に対
して少なくとも素子を一つ付加する必要があった。この
結果、集積回路には複雑さが増加し、実質的によシ大き
な面積が必要となった。従って、回路の複雑さと面積を
減少させ、集積回路１！！ＰＫ複合素子が低電流で動作
する集積回路において複合素子を補償する漏れ電流補償
法の必要性がめられてきている。例えば、パーティカル
ＮＰＮ）ランジスタ素子のコレクタ、又は、ラタラルＰ
ＮＰ ）ランジスタのペースから下部にある半導体の
基板への寄生漏れがあるので、特にパーティカルＮＰＮ
）ランジスタ素子のコレクタ又は２タラルＰＮＰ ）ラ
ンゾスタ素子のペースが微小電流で動作させている時に
はその基板漏れのため通常それら素子の性能が劣化させ
られてしまうで擾）ろうので、これらの素子に対して漏
れ電流補償を行なう必要があった。
本発明の一実施例によれば、本発明の目的は集積回路に
おける基板漏れ補償のための構造と方法を改善すること
にある。
おける基板漏れ補償のための構造と方法を改善すること
にある。
本発明の他の目的鉱単−の補償素子により複数の相互に
絶縁された半導体素子に対して漏れ電流補償を行なうこ
とにある。
絶縁された半導体素子に対して漏れ電流補償を行なうこ
とにある。
本発明のさらに他の目的は単一の補償素子によ＃）異な
るタブ領域を持つ相互に絶縁された素子に対して漏れ電
流補償を行なうことにある。
るタブ領域を持つ相互に絶縁された素子に対して漏れ電
流補償を行なうことにある。
本発明のさらに他の目的は単一の補償素子によｐ複数の
異なる種類の素子に対して基板漏れ電流補償を行なうこ
とにおる。
異なる種類の素子に対して基板漏れ電流補償を行なうこ
とにおる。
本発明のさらに他の目的はより小さな補償素子を使うこ
とによシ集積回路素子に対して基板漏れ電流補償を行な
うことにある。
とによシ集積回路素子に対して基板漏れ電流補償を行な
うことにある。
問題点を解決するための手段
本発明の一実施例によれば、基板領域に接する少なくと
も一つのタブ領域を持つＰＮＮ接合絶縁集積絡路おける
タブと基板間の漏れ電流を補償する方法において、マル
チコレクタトランジスタな設け、そのマルチコレクタト
ランジスタの一つのコレクタを電気的に補償しようとす
るタブ領域に結合させ、さらに、そのマルチコレクタト
ランジスタの他のコレクタをそのマルチコレクタトラン
ジスタのペースに電気的に結合させることを特徴とする
補償方法が提供される。基板漏れ電流補償は、大きさが
異なってもよい複数のコレクタヲ有するマルチコレクタ
トランジスタによって行なわれる。そのコレクタの一つ
はマルチコレクタ素子のペースに結合されておシ、他の
もう一つのコレクタは補償すべきタブ領域又は素子に結
合されている。そのマルチコレクタトランジスタは被補
償素子のタブより小さいタブで実現されうる。
も一つのタブ領域を持つＰＮＮ接合絶縁集積絡路おける
タブと基板間の漏れ電流を補償する方法において、マル
チコレクタトランジスタな設け、そのマルチコレクタト
ランジスタの一つのコレクタを電気的に補償しようとす
るタブ領域に結合させ、さらに、そのマルチコレクタト
ランジスタの他のコレクタをそのマルチコレクタトラン
ジスタのペースに電気的に結合させることを特徴とする
補償方法が提供される。基板漏れ電流補償は、大きさが
異なってもよい複数のコレクタヲ有するマルチコレクタ
トランジスタによって行なわれる。そのコレクタの一つ
はマルチコレクタ素子のペースに結合されておシ、他の
もう一つのコレクタは補償すべきタブ領域又は素子に結
合されている。そのマルチコレクタトランジスタは被補
償素子のタブより小さいタブで実現されうる。
本発明の別の実施例によれば、基板領域に接する第一と
第二〇ＰＮ接合絶縁タブ領域と、少なくとも第一のコレ
クタと第二のコレクタそして第一のタブ領域にあるペー
スを持つトランジスタと、その第一のコレクタをト−）
／ジスタのペースに電気的に結合する手段と、そして、
第二のタブ領域での基板とタブ間の漏れを補償するため
第二〇コレクタを第二のタブ領域に電気的に結合させる
手段とを備えるＰＮ接合絶縁集積回路構造が提供される
。基板漏れ電流補償は、大きさの異なるコレクタを持ち
、一つのコレクタがマルチコレクタ素子のベースに結合
され他のコレクタは、補償すべき複数のタブ領域に結合
されているマルチコレクタトランジスタによって行なわ
れる。マルチコレクタ補償素子のタブ領域−は被補償素
子の総面積よシ小さいのが望ましい。被補償素子は異な
る電圧レベルでも使用され石。
第二〇ＰＮ接合絶縁タブ領域と、少なくとも第一のコレ
クタと第二のコレクタそして第一のタブ領域にあるペー
スを持つトランジスタと、その第一のコレクタをト−）
／ジスタのペースに電気的に結合する手段と、そして、
第二のタブ領域での基板とタブ間の漏れを補償するため
第二〇コレクタを第二のタブ領域に電気的に結合させる
手段とを備えるＰＮ接合絶縁集積回路構造が提供される
。基板漏れ電流補償は、大きさの異なるコレクタを持ち
、一つのコレクタがマルチコレクタ素子のベースに結合
され他のコレクタは、補償すべき複数のタブ領域に結合
されているマルチコレクタトランジスタによって行なわ
れる。マルチコレクタ補償素子のタブ領域−は被補償素
子の総面積よシ小さいのが望ましい。被補償素子は異な
る電圧レベルでも使用され石。
本発明の詳細な説明、他の目的、特徴そして効果は、添
付図面に示されているような本発明の好ましい実施例の
次のより詳細な説明から明らかになるだろう。
付図面に示されているような本発明の好ましい実施例の
次のより詳細な説明から明らかになるだろう。
実施例
第１図はＰＮＰバイポーラトランジスタＱ１＋Ｑ雪と０
１から成る通常の構成をとる電流きラーを略示している
。入力電流１ｚにより）ランゾスタＱ！のベースとエミ
ッタ接合間に電圧が生ずる。
１から成る通常の構成をとる電流きラーを略示している
。入力電流１ｚにより）ランゾスタＱ！のベースとエミ
ッタ接合間に電圧が生ずる。
トランジスタＱ菫 と０．が同一特性ならば、トランジ
スタＱ、から流れ出るコレクタ電流はトランジスタＱｌ
から流れ出るコレクタ電流に等しくなるはずであり、す
なわち、１．＝＝ｌ＝が成り立つ。
スタＱ、から流れ出るコレクタ電流はトランジスタＱｌ
から流れ出るコレクタ電流に等しくなるはずであり、す
なわち、１．＝＝ｌ＝が成り立つ。
トランジスタａＳは、ベースｉ！流誤差が入力電流りに
加算されないように、Ｑｌ とＱｌの電気的に接続され
たベースラインを緩衝する。微少電流を応用する典型的
な例では、１１は！ｒ００ｎＡでおる。ＱｌｗＱｌのベ
ータを左０とすれば、１０ｎＡがトランジスタＱｌとＱ
、の各々のベースから流れ出す。この電流はトランジス
タＱＳ より供給され、１拳と＋ｔＵ等しくなシ、かく
して電流ミラーは正常に動作する。トランジスタＱ１
とＱ、は１つの集積回路構造体中に配置された７つの共
通のタブＴ１！にて実現されている。
加算されないように、Ｑｌ とＱｌの電気的に接続され
たベースラインを緩衝する。微少電流を応用する典型的
な例では、１１は！ｒ００ｎＡでおる。ＱｌｗＱｌのベ
ータを左０とすれば、１０ｎＡがトランジスタＱｌとＱ
、の各々のベースから流れ出す。この電流はトランジス
タＱＳ より供給され、１拳と＋ｔＵ等しくなシ、かく
して電流ミラーは正常に動作する。トランジスタＱ１
とＱ、は１つの集積回路構造体中に配置された７つの共
通のタブＴ１！にて実現されている。
この共通タブＴ□は、この共通タブＴ１ｍに物理的に接
触している逆バイアスされている基板への漏れＩＳｌ、
をもつその基板は特に示されたり指示されていないが、
例えばタブＴｉｍの下の領域と考えられてよい。タブ領
域Ｔｉｍの温度が上昇するにつれて、漏れ電流１５．、
は増加する。ある温度で、その漏れ電流１ ’Ｉｆ が
トランジスタＱ１と０２の公称のベースバイアス電流２
０ｎＡをこえる。この温度以上では、トランジスタＱ８
はターンオフし、トランジスタＱ！は飽和し、ｌｏは１
１ よシ大きくなり、その結果ミラー動作はうまく働か
なくなる。
触している逆バイアスされている基板への漏れＩＳｌ、
をもつその基板は特に示されたり指示されていないが、
例えばタブＴｉｍの下の領域と考えられてよい。タブ領
域Ｔｉｍの温度が上昇するにつれて、漏れ電流１５．、
は増加する。ある温度で、その漏れ電流１ ’Ｉｆ が
トランジスタＱ１と０２の公称のベースバイアス電流２
０ｎＡをこえる。この温度以上では、トランジスタＱ８
はターンオフし、トランジスタＱ！は飽和し、ｌｏは１
１ よシ大きくなり、その結果ミラー動作はうまく働か
なくなる。
次に、如何にＰＮＰ）ランジスタＱ４が基板漏れ電流Ｉ
Ｓ１．を補償するかを説明する。トランジスタ０．はそ
れ自体ＰＮ接合絶縁タタブ４中で形成されるデュアルコ
レクタラタラルＰＮＰ）ランゾスタであシ、そのタブＴ
、も基板領域（％に示していないが、例えばタブＴ４の
下の領域であると考えられる。）に接触している。もし
タブＴ４がりｆ Ｔ 、、と同じ面積をもつとすれば、
トランジスタＱ、 とａｔの結合したペース領域から流
れる基板漏れ電流と同量の電流がトランジスタ０４のベ
ース領域からも流れる。つｉり、ＩＳ４とＩＳｌ。
Ｓ１．を補償するかを説明する。トランジスタ０．はそ
れ自体ＰＮ接合絶縁タタブ４中で形成されるデュアルコ
レクタラタラルＰＮＰ）ランゾスタであシ、そのタブＴ
、も基板領域（％に示していないが、例えばタブＴ４の
下の領域であると考えられる。）に接触している。もし
タブＴ４がりｆ Ｔ 、、と同じ面積をもつとすれば、
トランジスタＱ、 とａｔの結合したペース領域から流
れる基板漏れ電流と同量の電流がトランジスタ０４のベ
ース領域からも流れる。つｉり、ＩＳ４とＩＳｌ。
Ｆｉｅしい。（１’４はトランジスタＱ４のペース領域
から流れる基板漏れ電流である。）もしトラン？ スｆ
ｉ Ｏ４のベータが大きくそのコレクタの一つがベース
に接続されているならば、基板漏れ電流１５、はほぼ全
てそのコレクタから流れる。トランジスタＱ、のコつの
コレクタの大きさが等しい場合、トランジスタ０４の第
二のコレクタは電流１５、をトランジスタＱ１とＱｌの
共通ベース領域に反映するために使用される。
から流れる基板漏れ電流である。）もしトラン？ スｆ
ｉ Ｏ４のベータが大きくそのコレクタの一つがベース
に接続されているならば、基板漏れ電流１５、はほぼ全
てそのコレクタから流れる。トランジスタＱ、のコつの
コレクタの大きさが等しい場合、トランジスタ０４の第
二のコレクタは電流１５、をトランジスタＱ１とＱｌの
共通ベース領域に反映するために使用される。
マルチコレクタのどのコレクタ電流もそれらの相対的大
きさく分割比）で決まるので補償は、例えば、他の方法
としてタブＴ４ （これ故、漏れ電流は１ｊ４）をタブ
Ｔ１ｍの半分の大きさにし、トランジスタＱ、の第二の
コレクタの大きさをトランジスタ０．のベースに接続さ
れているコレクタの一倍にすることによシ可能であろう
。このように一般的に補償素子（トランジスタＱ４ ）
の面積は被補償素子の面積よシ小さくできる。正電圧電
源■＋はトランジスタｏ、ｅ Ｑｌ と０４のエミッタ
領域の各々に共通に接続されておジ、一方負電源社トラ
ンジスタＱ、のコレクタに接続されている。
きさく分割比）で決まるので補償は、例えば、他の方法
としてタブＴ４ （これ故、漏れ電流は１ｊ４）をタブ
Ｔ１ｍの半分の大きさにし、トランジスタＱ、の第二の
コレクタの大きさをトランジスタ０．のベースに接続さ
れているコレクタの一倍にすることによシ可能であろう
。このように一般的に補償素子（トランジスタＱ４ ）
の面積は被補償素子の面積よシ小さくできる。正電圧電
源■＋はトランジスタｏ、ｅ Ｑｌ と０４のエミッタ
領域の各々に共通に接続されておジ、一方負電源社トラ
ンジスタＱ、のコレクタに接続されている。
ＷＪ、２図には基板漏れを補償すべき異なる種類の索子
Ｏ電〜０４が示されている。この実施例では、例えば口
ｌはパーティカルＮＰＮバイポーラトランジスタであ’
）、ＯｓはラテラルＰＮＰパイデージトランジスタであ
り、Ｑ４はＰチャンネルＪＦＥＴである。これらの素子
は一般的に異なる領域、そしてこれ故に異なる基板漏れ
電流を有する分離されたタブＴ２〜Ｔ４に形成される。
Ｏ電〜０４が示されている。この実施例では、例えば口
ｌはパーティカルＮＰＮバイポーラトランジスタであ’
）、ＯｓはラテラルＰＮＰパイデージトランジスタであ
り、Ｑ４はＰチャンネルＪＦＥＴである。これらの素子
は一般的に異なる領域、そしてこれ故に異なる基板漏れ
電流を有する分離されたタブＴ２〜Ｔ４に形成される。
ＴＩは別の種類の素子、例えば基板漏れが１要である抵
抗を含むタブである。第一図に示される０１は補償され
るタブの数より一つ多いコレクタを持つマルチコレクタ
ラタラルＰＮＰ ）ランジスタである。タブＴ、の基板
漏れはトランジスタＱ１のペースからコレクタ１への接
続によりトランジスタＱ１にＭ＋されている。トランジ
スタ０１の他のコレクタ２〜５に流れる電流はコレクタ
１に対する他の各々のコレクタの分割コレクタ比で決ま
る。各々の比はりｆＴｌの面積に対する被補償タグ面積
の比と等しくなるように選定されている。このようにタ
ブＴ、の面積はタブＴｌ−Ｔｌの面積の和よシ小さく、
そのどの一つよりも小さい事もありえる。タブＴ１の面
積の下限は、寸法公差や所望のコレクタ接点又はリード
線と共にトランジスタＱ１に必要な構造を収容するに十
分な大きさのタブを与える必要性によって訣まる。よっ
てトランジスタ振子Ｑ１のコレクタと所望のタグ領域７
ｍやその他を電気的に接続ないし接触させる各々のリー
ド線は、所望のタブ領域の各々接続された素子を基板漏
れ電流補償するのに役立つ。
抗を含むタブである。第一図に示される０１は補償され
るタブの数より一つ多いコレクタを持つマルチコレクタ
ラタラルＰＮＰ ）ランジスタである。タブＴ、の基板
漏れはトランジスタＱ１のペースからコレクタ１への接
続によりトランジスタＱ１にＭ＋されている。トランジ
スタ０１の他のコレクタ２〜５に流れる電流はコレクタ
１に対する他の各々のコレクタの分割コレクタ比で決ま
る。各々の比はりｆＴｌの面積に対する被補償タグ面積
の比と等しくなるように選定されている。このようにタ
ブＴ、の面積はタブＴｌ−Ｔｌの面積の和よシ小さく、
そのどの一つよりも小さい事もありえる。タブＴ１の面
積の下限は、寸法公差や所望のコレクタ接点又はリード
線と共にトランジスタＱ１に必要な構造を収容するに十
分な大きさのタブを与える必要性によって訣まる。よっ
てトランジスタ振子Ｑ１のコレクタと所望のタグ領域７
ｍやその他を電気的に接続ないし接触させる各々のリー
ド線は、所望のタブ領域の各々接続された素子を基板漏
れ電流補償するのに役立つ。
本発明のもう一つの実施例は第３図に示されている。１
１！３図は集積回路の演算増幅器の一部を示す。この回
路ではＰＮＰ）ランジスタＱ１ｅＱ！と０４はある電圧
レベルで動作し、ＰＮＰ）ランジスタＱｌ ＃ Ｑ・そ
してａＳは異なる電圧レベルで動作する。マルチコレク
タトランジスタ０４０の第一のコレクタはペースに接続
されていて、他の二つのコレクタの一つはトランジスタ
Ｑ１＋Ｑ、と０４の共通ペースに接続されており、第二
のコレクタはトランジスタａｍ 、Ｑ・とＱ、の共通ベ
ースに接続されていて基板漏れ電流を補償している。個
々のコレクタに各々の動作電圧レベルを用いることで、
多くの電圧レベル（そして各々の電圧レベルに接続され
た素子）を補償することができる。コレクタ分割レベル
は、前述されたようにタブ比で決まり、動作電圧レベル
で基板漏れ電流の遅い変化を補償するために面積比を調
整することは有効である。抵抗Ｒ／は電圧源■＋とＮＰ
Ｎ ）ランジスタＱ・のコレクタとの間に接続されてお
り、ａｓのエミッタはＮＰＮ ｔｌンジスタＱＩＯのエ
ミッタに接続されている。トランジスタＱＩＧのコレク
タは抵抗Ｒ，２に接続されていて、ＲΩは（抵抗Ｒ／の
ように）′ｒ！Ｌ圧源Ｖ十に接続されている。２’ｌＯ
μへの電流源はトランジスタＱ−とＱＩＧのエミッタと
電圧源■−に接続されている。回路の入力（第３図）は
トランジスタＱ１゜のペースとトランジスタＱ、のコレ
クタに、そしてトランジスタＱ、のペーストトランでク
スタａＳのコレクタに接続されている。ＰＮＰ）ランジ
スタＱ、のエミッタはトランジスタＱ１＋０４ と０２
の共通のペースに接続されており、Ｑ８のペースはトラ
ンジスタＱｌのコレクタとトランジスタＱ６のエミッタ
に接続されており、トランジスタＱ−のコレクタはＰＮ
Ｐ）ｊンジスタＱ、のコレクタに接続されている。トラ
ンジスタＱｌのエミッタはトランジスタＱＩ＊ＱＩ と
０６の共通ベースに接続されておシ、トランジスタＱ、
のべ一スハトランジスタＱ・のコレクタとＮＰＮ）ラン
ジスタＱｌｌのコレクタに接続されている。トランジス
タＱ？のコレクタも電圧源Ｖ−に接続されてい石。トラ
ンジスタＱｌｌのペースは２’ｌＯμへの電流源に接続
されており、トランジスタ０１１のエミッタはＮＰＮ）
ランジスタ０１ｍのペースに接続されている。トランジ
スタＱ１ｍのコレクタは電圧源■＋に接続されておシ、
トランジスタＱｌｌのエミッタ＃′ｉノコ〇μへの電流
源に接続されてお）、その電流源も電圧源Ｖ−に接続さ
れている。
１！３図は集積回路の演算増幅器の一部を示す。この回
路ではＰＮＰ）ランジスタＱ１ｅＱ！と０４はある電圧
レベルで動作し、ＰＮＰ）ランジスタＱｌ ＃ Ｑ・そ
してａＳは異なる電圧レベルで動作する。マルチコレク
タトランジスタ０４０の第一のコレクタはペースに接続
されていて、他の二つのコレクタの一つはトランジスタ
Ｑ１＋Ｑ、と０４の共通ペースに接続されており、第二
のコレクタはトランジスタａｍ 、Ｑ・とＱ、の共通ベ
ースに接続されていて基板漏れ電流を補償している。個
々のコレクタに各々の動作電圧レベルを用いることで、
多くの電圧レベル（そして各々の電圧レベルに接続され
た素子）を補償することができる。コレクタ分割レベル
は、前述されたようにタブ比で決まり、動作電圧レベル
で基板漏れ電流の遅い変化を補償するために面積比を調
整することは有効である。抵抗Ｒ／は電圧源■＋とＮＰ
Ｎ ）ランジスタＱ・のコレクタとの間に接続されてお
り、ａｓのエミッタはＮＰＮ ｔｌンジスタＱＩＯのエ
ミッタに接続されている。トランジスタＱＩＧのコレク
タは抵抗Ｒ，２に接続されていて、ＲΩは（抵抗Ｒ／の
ように）′ｒ！Ｌ圧源Ｖ十に接続されている。２’ｌＯ
μへの電流源はトランジスタＱ−とＱＩＧのエミッタと
電圧源■−に接続されている。回路の入力（第３図）は
トランジスタＱ１゜のペースとトランジスタＱ、のコレ
クタに、そしてトランジスタＱ、のペーストトランでク
スタａＳのコレクタに接続されている。ＰＮＰ）ランジ
スタＱ、のエミッタはトランジスタＱ１＋０４ と０２
の共通のペースに接続されており、Ｑ８のペースはトラ
ンジスタＱｌのコレクタとトランジスタＱ６のエミッタ
に接続されており、トランジスタＱ−のコレクタはＰＮ
Ｐ）ｊンジスタＱ、のコレクタに接続されている。トラ
ンジスタＱｌのエミッタはトランジスタＱＩ＊ＱＩ と
０６の共通ベースに接続されておシ、トランジスタＱ、
のべ一スハトランジスタＱ・のコレクタとＮＰＮ）ラン
ジスタＱｌｌのコレクタに接続されている。トランジス
タＱ？のコレクタも電圧源Ｖ−に接続されてい石。トラ
ンジスタＱｌｌのペースは２’ｌＯμへの電流源に接続
されており、トランジスタ０１１のエミッタはＮＰＮ）
ランジスタ０１ｍのペースに接続されている。トランジ
スタＱ１ｍのコレクタは電圧源■＋に接続されておシ、
トランジスタＱｌｌのエミッタ＃′ｉノコ〇μへの電流
源に接続されてお）、その電流源も電圧源Ｖ−に接続さ
れている。
本発明を実施例について部分的に示したシ説明したが、
本発明の精神と範囲から逸脱せずにその構成及び細部の
前述の変更及びその他の変更がなされうろことは嶋業者
には理解されよう。
本発明の精神と範囲から逸脱せずにその構成及び細部の
前述の変更及びその他の変更がなされうろことは嶋業者
には理解されよう。
第１図は電流ミラーに対する基板漏れ補償回路の構成図
である。 第、２図は単一のマルチコレクタトランジスタを使用す
るさまざまな集積回路素子に対する基板漏れ補償回路の
構成図である。 第３図は異なるコレクタ電圧レベルをもつ演算増幅器に
対するマルチコレクタ補償素子を示している。
である。 第、２図は単一のマルチコレクタトランジスタを使用す
るさまざまな集積回路素子に対する基板漏れ補償回路の
構成図である。 第３図は異なるコレクタ電圧レベルをもつ演算増幅器に
対するマルチコレクタ補償素子を示している。
Claims (2)
- （１）基板領域と接触する第−及び第二〇ＰＮ接合絶縁
タブ領域を備えるＰＮ接合絶縁集積回路の構造において
、前記第一のタブ領域に位置する少なくと４第−のコレ
クタ及び第二のコレクタ及びペースを有するトランジス
タと、前記第一のコレクタを前記トランジスタの前記ペ
ースに電気的に結合する手段と、 前記第二のタブ領域の基板とタブ間の漏れを補償する九
め、前記第二のコレクタを前記の第二のタブ領域に電気
的に結合する手段とを備えたことを特徴とするＰＮ接合
絶縁集積回路の構造。 - （２）特許請求の範囲第（１）項記載のＰＮ接合絶縁集
積回路におけるタブと基板間の漏れ電流を補償する方法
において、 マルチコレクタトランジスタのコレクタの一つを被補償
タブ領域に電気的に結合する段階と、前記マルチコレク
タトランジスタのもう一つのコレクタを前記マルチコレ
クタトランジスタのペースに電気的に結合する段階とを
含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US55782683A | 1983-12-05 | 1983-12-05 | |
| US557826 | 1983-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124861A true JPS60124861A (ja) | 1985-07-03 |
| JPH0556660B2 JPH0556660B2 (ja) | 1993-08-20 |
Family
ID=24227040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195631A Granted JPS60124861A (ja) | 1983-12-05 | 1984-09-18 | Ｐｎ接合絶縁集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS60124861A (ja) |
| DE (1) | DE3444376A1 (ja) |
| FR (1) | FR2556133A1 (ja) |
| GB (1) | GB2150779B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274169A (ja) * | 1987-05-04 | 1988-11-11 | Rohm Co Ltd | 半導体装置 |
| JPH01189952A (ja) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | 半導体集積回路装置 |
| JPH03262153A (ja) * | 1990-03-12 | 1991-11-21 | Sharp Corp | Ｐｎｐトランジスタ回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3615049C2 (de) * | 1986-05-03 | 1994-04-07 | Bosch Gmbh Robert | Integrierte Widerstandsanordnung mit Schutzelement gegen Verpolung und Über- bzw. Unterspannung |
| JP3997550B2 (ja) * | 1997-06-11 | 2007-10-24 | セイコーエプソン株式会社 | 半導体装置及び液晶表示装置並びにそれらを含む電子機器 |
| DE10314151B4 (de) * | 2003-03-28 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelementeanordnung und Verfahren zur Kompensation parasitärer Ströme |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3558267A (en) * | 1966-08-04 | 1971-01-26 | Du Pont | Method for dyeing high-temperature-resistant polyamides and polyimides |
| US4028564A (en) * | 1971-09-22 | 1977-06-07 | Robert Bosch G.M.B.H. | Compensated monolithic integrated current source |
| US4153909A (en) * | 1973-12-10 | 1979-05-08 | National Semiconductor Corporation | Gated collector lateral transistor structure and circuits using same |
| GB2014387B (en) * | 1978-02-14 | 1982-05-19 | Motorola Inc | Differential to single-ended converter utilizing inverted transistors |
-
1984
- 1984-07-09 GB GB08417443A patent/GB2150779B/en not_active Expired
- 1984-09-18 JP JP59195631A patent/JPS60124861A/ja active Granted
- 1984-12-04 FR FR8418941A patent/FR2556133A1/fr active Pending
- 1984-12-05 DE DE19843444376 patent/DE3444376A1/de not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274169A (ja) * | 1987-05-04 | 1988-11-11 | Rohm Co Ltd | 半導体装置 |
| JPH0587150B2 (ja) * | 1987-05-04 | 1993-12-15 | Rohm Kk | |
| JPH01189952A (ja) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | 半導体集積回路装置 |
| JPH03262153A (ja) * | 1990-03-12 | 1991-11-21 | Sharp Corp | Ｐｎｐトランジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8417443D0 (en) | 1984-08-15 |
| GB2150779A (en) | 1985-07-03 |
| DE3444376A1 (de) | 1985-08-01 |
| GB2150779B (en) | 1987-03-04 |
| JPH0556660B2 (ja) | 1993-08-20 |
| FR2556133A1 (fr) | 1985-06-07 |
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