JPS6012188Y2 - アドレス検出回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、システム内に複数個並設される各モジュール
内にそれぞれ複数の対象回路を有しアドレスデータによ
り各モジュール内の対象回路が個別に指定されるシステ
ムにおける前記アドレスデータより指定された前記対象
回路を伴別するアドレス検出回路に関するものである。

電子制御装置において、主制御装置と各種コントローラ
間がバス構造になっている装置では、主制御装置とコン
トローラとの間のデータ転送に際して、データ転送を行
なおうとする対象のコントローラを指定するためのアド
レス情報を主制御装置が出力することにより、目的のコ
ントローラとノ間でのデータ転送が可能となる。

この場合、１個のモジュール内に複数個のコントローラ
を有する装置の場合、従来は第１図に示すような構成の
アドレス検出回路によりアドレスを検出しており、モジ
ュール内のコントローラの切換えはアドレス情報の下位
ビットによって行なう方式であった。

第１図は、１個のモジュールに４個のコントローラをも
つ場合のアドレス検出方式を示すもので、情報８ビツト
の内下位２ピットによりモジュール内のコントローラの
４個のアドレスを検出する方式である。

第１図においてＡｌｏ−Ａ１７はアドレス情報が与えら
れる８個の入力端子、１〜１６はインバータ、１７〜２
２はモジュールを区別するためのアドレス、つまり検出
すべきアドレス情報の上位６ビツトを設定するためのア
ドレス設定スイッチ２３〜２７はアンドゲート、ＳＯ１
〜ＳＯ１は対象回路としてのコントローラの選択出力を
出力する出力端子であり、入力端子Ａｌｏ−Ａｌ７に与
えられる８桁のアドレス情報のうち上位６桁がアドレス
設定スイッチ１７〜２２の設定状態に対応する場合には
、アンドゲート２３の出力が１１１となり、アンドゲー
ト２４〜２７のうち前記アドレス情報の下２桁に対応す
るものの出力のみがｒＩＪとなって出力端子ＳＯ工〜Ｓ
Ｏ１のうちいずれか一つから１１１が出力される。

この場合、各モジュールに対するアドレス情報の最も小
さい値は４の整数倍であり、これをｍとすれば、ｍｔ
ｍ＋１．ｍ＋２ｖ ｍ＋３の連続した４個のアドレスで
各コントローラが指定できる。

しか腰各モジュール内のアドレスの最も小さい値は必ず
４の整数倍（Ｏも含む）でしか指定できずアドレスの割
り付けに制限が生じるなどの欠点がある。

すなわち、この場合、モジュール内のコントローラに対
するアドレス指定をアドレス情報の下位ビットを特定し
て行なっているので、各モジュール内のコントローラの
数が何個であろうとモジュール内のアドレスの最小値は
モジュール内コントローラの最大数以上の２°の値の倍
数としなければならず、このため例えば、あるモジュー
ル内のコントローラが３個であったとしても、次のモジ
ュールはアドレス値を１個とばして４の倍数から指定す
ることになるなど、モジュール内のコントローラが２．
４．８．１６−・・個以外のものを含む場合アドレスの
割り付けなどの点で極めて不合理であった。

本考案は、このような事情を背景になされたもので、シ
ステム内に複数個並設される各モジュール内にそれぞれ
複数の対象回路を有しアドレスデータにより各モジュー
ル内の対象回路が個別に指定されるシステムにおける前
記アドレスデータより指定された前記対象回路を伴別す
るアドレス検出回路において、いかなるアドレス値から
でも連続してアドレス設定、検出が行なえ、アドレスデ
ータの設定、割付けの自由度を向上し得るアドレス検出
回路を提供することを目的としている。

本考案の特徴は、外部設定操作により任意の先頭アドレ
スの１の補数に対応するデータを発生するアドレス設定
器と、キャリー人力に常時キャリー信号が与えられてお
り前記アドレス設定器から与えられる補数データと入力
アドレスデータとを加算する全加算器と、この全加算器
出力のうちモジュール内アドレシングに必要な下位桁を
除く上位不要桁出力が与えられ、これら上位不要桁出力
がすべてｒＯＪであるときに検出信号を出力するオール
ゼロ検出回路と、このオールゼロ検出回路の検出出力が
あるときにのみ前記全加算器出力のうち前記モジュール
内アドレシングに用いられる下位桁出力をデコードして
該モジュール内容対象回路に対応する複数の出力端に該
下位桁情報に基づき択一的に信号を出力するデコーダと
を具備することにある。

以下、図面を参照して本考案の実施例を説明する。

第２図は本考案の一実施例の構成を示すものであり、第
１図の場合と同様１モジユール内に４個の対象回路例え
ばコントローラがある場合の構成を示している。

本実施例のアドレス検出回路は全加算器ＦＡ。

全加算器ＦＡ出力の上位６桁についてのオールゼロ検出
回路か、アドレス検出用のデコーダ叩およびアトし・ス
設定スイッチＡＳで構成される。

全加算器ＦＡは２個の４ビツト全加算器２８および２９
を用いて８ビツトの全加算器として構成したものであり
、これら４ビツト全加算器２８および２９はそれぞれに
被加算値入力端Ａ。

−Ａ３、加算値入力台Ｂ。

−Ｂ３、キャリー入力端Ｃ１、キャリー出力端Ｃ８およ
び加算結果出力端Ｙ。

〜Ｙ３を有している。

オールゼロ検出回路かは全加算器ＦＡの出力の上位６ビ
ツトがそれぞれ入力されるインバータ３０〜３５、イン
バータ３０〜３５の出力が与えられるナントゲート３６
およびナントゲート３６の出力が与えられるインバータ
３７で構成される。

デコーダ油は全加算器ＦＡの出力の下位２ビツトがそれ
ぞれ入力されるインバータ３８，３９、インバータ３８
．３９の出力とオールゼロ検出回路かの出力（インバー
タ３７の出力）とが与えられるナントゲート４０、全加
算器ＦＡ出力のＬＳＢ （ｉ下位ビット）とインバータ
３９の出力とオールゼロ検出回路ＺＤの出力とが与えら
れるナントゲート４１、全加算器ＦＡ出力の下から２番
目のビット（４ビツト全加算器２８の出力端Ｙ工の出力
）とインバータ３８の出力とオールゼロ検出回路ＺＤの
出力とが与えられるナントゲート４２および全加算器Ｆ
Ａｆｆｌ力の下位２ビツトとオールゼロ検出回路かの出
力とが与えられるすンドゲート４３で構成される。

アドレス設定スイッチＡＳは８個の切換スイッチ４４〜
５１からなり、各々論理ｒＩＪの信号源と論理ｒ□Ｊの
信号源に接続された２個の固定接点とこれら２個の固定
接点に対して切換接続される可動接点を備えていて、そ
れぞれ所望に応じて１０ヨまたはｒ１ヨの信号を得るよ
うに設定される。

このアドレス設定スイッチＡＳの出力は全加算器ＦＡの
被加算値入力（４ビツト全加算器２８および２９の入力
端ん〜Ａ３への入力）となる。

そして、入力端子ＡＩ。〜ＡＩ７の入力は全加算器ＦＡ
の加算値入力（４ビツト全加算器２８および２９の入力
端Ｂｂ ”Ｂ３への入力）となり、ナントゲート４０〜
４３の出力は出力端子ＳＯ１〜ＳＯ４から導出される。

なお、全加算器ＦＡの４ビツト全加算器２８のキャリー
人力Ｃ１には論理ｒＩＪの信号源からのｒＩＪ信号が入
力され、この４ビツト全加算器２８のキャリー出力Ｃｏ
は４ビツト全加算器２９のキャリー人力Ｃ！に入力され
る。

すなわち、アドレス情報は主制御装置から送られて、全
加算器ＦＡの加算値入力に入力される。

モジュール内のアドレス設定スイッチＡＳの設定、１出
力は全加算器ＦＡの被加算値入力に入力される。

この場合、設定スイッチ情報は所要のアドレス情報の最
も小さい値（すなわちモジュール内の最小アドレス値）
の１の補数を設定する。

この全加算器ＦＡではアドレス情報とスイッチＡＳの設
定値を加算したものに１を加算することになる。

次にこのような構成における動作を説明する。

第２図は１つのモジュールに４個のアドレス検出すべき
対象回路としてのコントローラをもつ場合のアドレス検
出回路でこの場合検出するアドレスは１囃表記でＡ□〜
Ａ４つまりＡ１１６〜Ａ４ｅを検出するものを示してい
る。

そこでアドレス設定スイッチＡＳは、Ａ１１６の１の補
数すなわち池□６に設定されている。

主制御装置からのアドレス情報は、第２図では７１Ｊを
負値として示しており、ビット■がＭＳＢ （最上位ビ
ット）ビット■がＬＳＢを示す。

例えば、主制御装置からＡ１□６のアドレス情報が送ら
れてくると全加算器ＦＡの加算入力にこのアドレス情報
が入力され、被加算入力のアドレス設定スイッチＡｓの
データとキャリー人力ｒＩＪが加算され全加算器ＦＡの
出力は、次のようになる。

同様にアドレス情報がＡ２□６のとき全加算器ＦＡの出
力は０１１６．Ａ３１６のとき０２□６ｔ Ａ４１６の
とき０３＞ｓとなり、またそれ以外のときには全加算器
ＦＡの出力の上位６ビツトつまりビット■〜■はオール
ｒ”□Ｊにはならない。

そこで、全加算器ＦＡの出力のビット■〜■のオールｒ
ＯＪを検出するオールゼロ検出回路かの出力と下位２ビ
ツトつまりビット■および■の出力とをデコーダ油に入
力することにより、入力アドレス情報がＡ１□６のとき
出力端子ＳＯ□、 Ａ２□６のときＳＯ２，Ａ３１６の
ときＳＯ３，Ａ４６のときＳＯｌが１０ヨその他が１Ｌ
となりその他の時には、すべてがｒＩＪとなるのでアド
レス設定スイッチＡＳを他の設定値にしても同様に、設
定に応じた任意のアドレス値からの連続した４つのアド
レスの検出ができる。

同様にして、１モジユール２アドレス、４アドレス、８
アドレス、１６アドレスというように拡張することも可
能である。

従来のアドレス検出回路では、１モジユール内２アドレ
スの場合はアドレス情報が偶数１と１＋１．４アドレス
の場合は０を含む４の整数倍ｍとｍ＋１〜ｍ＋３．８ア
ドレスの場合は、０を含む８の整数倍ｐとｐ＋１〜ｐ＋
７というようにその場合のモジュール内のアドレス数の
整数倍または０から連続してそのアドレス数分を占める
方式であったが、本方式を用いるといかなるアドレスか
らでも連続して設定することができ、各種モジュールが
バス上に継がっている場合システム構戊上アドレスの割
付けが容易となる。

なお、本考案は上述し且つ図面に示す実施例にのみ限定
されることなく、その要旨を変更しない範囲内で種々変
形して実施することができる。

例えば第３図は１モジユールについて８個のアドレスを
検出する場合のアドレス検出回路の一例の構成を示すも
のであり、この場合オールゼロ検出回路用′としては全
加算器ＦＡの出力の上位５ビツトのオール″ＯＪを検出
する構成とし、デコーダＡσとしてはイネーブル入力部
ＥＮＡを有する（３→８ライン）デコーダ（テキサス５
Ｎ７４３１３８等） ＡＤ’を用いて、オールゼロ検出
回路ＺＤ’の出力をデコーダＡＤ’のイネーブル入力部
ＥＮＡに与え、デコーダＡＤ’の出力を出力端子ＳＯ□
〜ＳＯ８に導出しアドレス検出出力としている。

以上詳述したように、本考案によればシステム内に複数
個並設される各モジュール内にそれぞれ複数の対象回路
を有しアドレスデータにより各モジュール内の対象回路
が個別に指定されるシステムにおける前記アドレスデー
タより指定された前記対象回路を伴別するアドレス検出
回路において、いかなるアドレス値からでも連続してア
ドレス設定、検出が行なえるアドレスデータの設定、割
付けの自由度を向上し得るアドレス検出回路を提供する
ことができる。

【図面の簡単な説明】

第１図は従来装置の１例を構成を示すブロック図、第２
図は本考案に一実施例の構成を示すブロック図、第３図
は本考案の他の実施例の構成を示すブロック図である。 Ｎ０〜ＡＩ、・・・・・・入力端子、ＳＯ０〜ＳＯ８・
・・・・・出力端子、ＦＡ・・・・・・全加算器、ＺＤ
、 ＺＤ’・・・・・・オールゼロ検出回路、油、 Ｎ
ｙｓ＊ｅ＊ｓ＊デコーダ、ＡＳ・・・・・・アドレスス
イッチ、２８．２９・・・・・・４ビツト全加算器、３
０〜３５．３７〜３９・・・・・・インバータ、４０〜
４３・・・・・・ナントゲート、４４〜５１・・・・・
・切換スイッチ。

Claims (1)

【実用新案登録請求の範囲】
1. システム内に複数個並設される各モジュール内にそれぞ
   れ複数の対象回路を有しアドレスデータにより各モジュ
   ール内の対象回路が個別に指定されるシステムにおける
   前記アドレスデータより指定された前記対象回路を伴別
   するアドレス検出回路において、外部設定操作により任
   意の先頭アドレスの１の補数に対応するデータを発生す
   るアドレス設定器と、キャリー人力に常時キャリー信号
   が与えられており前記アドレス設定器から与えられる補
   数データと入力アドレスデータとを加算する全加算器と
   、この全加算器出力のうちモジュール内アドレシングに
   必要な下位桁を除く上位不要桁出力が与えられ、これら
   上位不要桁出力がすべて１０．であるときに検出信号を
   出力するオールゼロ検出回路と、このオールゼロ検出回
   路の検出出力があるときにのみ前記全加算器出力のうち
   前記モジュール内アドレシングに用いられる下位桁出力
   をデコードして該モジュール内各対象回路に対応する複
   数の出力端に該下位桁情報に基づき択一的に信号を出力
   するデコードとを具備したことを特徴とするアドレス検
   出回路。