JPS60120452A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS60120452A JPS60120452A JP58227020A JP22702083A JPS60120452A JP S60120452 A JPS60120452 A JP S60120452A JP 58227020 A JP58227020 A JP 58227020A JP 22702083 A JP22702083 A JP 22702083A JP S60120452 A JPS60120452 A JP S60120452A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer memory
- register
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
この発明は計測器とコンピュータ間或いはコンピュータ
と端末機の間のようにデータを授受する装置に適用して
好適なデータ伝送装置に関し、特に平素は自己のメモリ
装置の一部として利用することができるバッファメモリ
を設け、このバッファメモリを利用してＡｉ度で他の機
器ヘデータを転送し、また池の機器からのデータを高速
度で取込むことができるように構成したデータ伝送装置
を提供しようとするものである。
と端末機の間のようにデータを授受する装置に適用して
好適なデータ伝送装置に関し、特に平素は自己のメモリ
装置の一部として利用することができるバッファメモリ
を設け、このバッファメモリを利用してＡｉ度で他の機
器ヘデータを転送し、また池の機器からのデータを高速
度で取込むことができるように構成したデータ伝送装置
を提供しようとするものである。
〈従来技術〉
例えば計測器とコンピュータの間においてデータを授受
する場合、一般にはハンドシェークバスのようなテーク
伝送ラインが用いられる。従来のテーク伝送ラインはデ
ータ伝送速度があまり速くなく、一度に多量のデータを
授受することはできなかった。
する場合、一般にはハンドシェークバスのようなテーク
伝送ラインが用いられる。従来のテーク伝送ラインはデ
ータ伝送速度があまり速くなく、一度に多量のデータを
授受することはできなかった。
〈発明の目的〉
この発明は高速度でテークを授受することができるデー
タ伝送装置を提供しようとするものである。
タ伝送装置を提供しようとするものである。
〈発明の概戟〉
この発明は平素は自己のメモリ装置の一部として利用す
ることができる高速バッファメモリを設け、この高速バ
ッファメモリを利用して外部とテークの授受を行なうこ
とができる構造としたものである。
ることができる高速バッファメモリを設け、この高速バ
ッファメモリを利用して外部とテークの授受を行なうこ
とができる構造としたものである。
〈発明の実施？す〉
第１図にこの発明の一実施例を示す。図中１はコンピュ
ータ、２はディスプレイ装置、或はプリンタのような端
末機又は他のコンピュータ等とする。以下これを他の機
器と称することとする。コンピュータ１と他の機器２は
外部バス３を介して互に結合されデータの授受を行なう
。他の機器２は図では一個を示すが、複数存在する場合
もある。
ータ、２はディスプレイ装置、或はプリンタのような端
末機又は他のコンピュータ等とする。以下これを他の機
器と称することとする。コンピュータ１と他の機器２は
外部バス３を介して互に結合されデータの授受を行なう
。他の機器２は図では一個を示すが、複数存在する場合
もある。
この発明においてはコンピュータ１にコンピュータ本体
４の他に計数機能を持つアドレスレジスタ５とチータレ
ジスタロ及び７と、バッファメモリ８とを設け、これら
アドレスレジスタ５、チータレジスタロ、７、バッファ
メモリ８の組合せにより平素はバッファメモリ８を自己
のメモリ装置の一部として利用すると共に、必要に応じ
てノ（ソファメモリ８を高速転送用バッファメモリとし
て利用できるように構成したものである。コンピュータ
本体４には特に図示していないが主記憶装置を内蔵し、
主にとの主記憶装置を利用してコンピュータ本体］が動
作しているものとする。
４の他に計数機能を持つアドレスレジスタ５とチータレ
ジスタロ及び７と、バッファメモリ８とを設け、これら
アドレスレジスタ５、チータレジスタロ、７、バッファ
メモリ８の組合せにより平素はバッファメモリ８を自己
のメモリ装置の一部として利用すると共に、必要に応じ
てノ（ソファメモリ８を高速転送用バッファメモリとし
て利用できるように構成したものである。コンピュータ
本体４には特に図示していないが主記憶装置を内蔵し、
主にとの主記憶装置を利用してコンピュータ本体］が動
作しているものとする。
チータレジスタロ及び７は双方向性のレジスタか用いら
れる。通常はデータレジスタ７が非イネーブル状態に制
御されデータレジスタ６が方向制御信号ＲＬに応動して
双方向動作し、コンピュータ本体４からバッファレジス
タ８に書込データを力えることと、バッファレジスタ８
からの読出出力をコンピュータ本体４の主記憶装置に転
送動作を行なう。バッファメモリ８へのアドレス制御は
アドレス紳ＡＤＲＯ−ＡＤＲｎ１とアドレスレジスタ５
を介して掬えられるアドレス信号によって行なわれる。
れる。通常はデータレジスタ７が非イネーブル状態に制
御されデータレジスタ６が方向制御信号ＲＬに応動して
双方向動作し、コンピュータ本体４からバッファレジス
タ８に書込データを力えることと、バッファレジスタ８
からの読出出力をコンピュータ本体４の主記憶装置に転
送動作を行なう。バッファメモリ８へのアドレス制御は
アドレス紳ＡＤＲＯ−ＡＤＲｎ１とアドレスレジスタ５
を介して掬えられるアドレス信号によって行なわれる。
バッファメモリ８への書込読出制御はリードライト制御
信号Ｒ／Ｗにより行なわれる。
信号Ｒ／Ｗにより行なわれる。
第２図及び第３図に読出／書込時の各部の信号のタイミ
ングを示す。第２図は読出時のタイミングを示す。図中
Ａけアドレス信号ＡＤＩＲｎ１〜０を示す。Ｂは読出指
令信号ＲＤＸＣはアドレス信号ＡＤＲｒｚ〜０をアドレ
スレジスタ５にロードするロード信号ＬＯＡＤＩ、Ｄは
データレジスタ６に与えるイネーブル信号名号ＥＮＡＢ
Ｔ、Ｅｌ、Ｅはチータレジスタロに与える方向制御信号
ＲＬを示す。読出時信号ＲＬはＨ論理とされ、データレ
ジスタ６の伝送方向をバッファメモリ８からコンピュー
タ本体４に向う方向に匍」御している。第２図Ｆ ｉｄ
バッファメモリ８から脱出されたデータを示す。同図Ｇ
はバッファメモリ８に供給するイネーブル信号ＥＮＡＢ
ＬＥ３を示す。図ではＬ論理を与えバッファメモリ８を
イネーブル状態に制御している。
ングを示す。第２図は読出時のタイミングを示す。図中
Ａけアドレス信号ＡＤＩＲｎ１〜０を示す。Ｂは読出指
令信号ＲＤＸＣはアドレス信号ＡＤＲｒｚ〜０をアドレ
スレジスタ５にロードするロード信号ＬＯＡＤＩ、Ｄは
データレジスタ６に与えるイネーブル信号名号ＥＮＡＢ
Ｔ、Ｅｌ、Ｅはチータレジスタロに与える方向制御信号
ＲＬを示す。読出時信号ＲＬはＨ論理とされ、データレ
ジスタ６の伝送方向をバッファメモリ８からコンピュー
タ本体４に向う方向に匍」御している。第２図Ｆ ｉｄ
バッファメモリ８から脱出されたデータを示す。同図Ｇ
はバッファメモリ８に供給するイネーブル信号ＥＮＡＢ
ＬＥ３を示す。図ではＬ論理を与えバッファメモリ８を
イネーブル状態に制御している。
第３図は書込状態を示す。第３図においてＢはバッファ
メモリ８への書込指令信号ＷＴを示す。
メモリ８への書込指令信号ＷＴを示す。
Ｃはバッファメモリ８に畳込むべきデータ、Ｅはアドレ
スレジスタ５にアドレス１言号をロードスルロード指令
信号ＬＯＡ１）■、Ｆはデータレジスタ６の方向制御信
号ＲＬを示す。この例では信号ＲＬをＬ価理とし、コン
ピュータ本体４からバッファレジスタ８にデータを伝送
する方向にデータレジスタ６を制御している。その他は
第２図と同じである。
スレジスタ５にアドレス１言号をロードスルロード指令
信号ＬＯＡ１）■、Ｆはデータレジスタ６の方向制御信
号ＲＬを示す。この例では信号ＲＬをＬ価理とし、コン
ピュータ本体４からバッファレジスタ８にデータを伝送
する方向にデータレジスタ６を制御している。その他は
第２図と同じである。
一方、バッファメモリ８に記憶したデータを他の機器２
に転送する場合にはアドレスレジスタ５に転送すべきデ
ータの先頭アドレスをロード信号ＬＯＡＤＩによりロー
ドする。データレシスクロに与えるイネーブル信号ＥＮ
ＡＢＬＥ１を１１論理にし、データレジスタ６を非イネ
ーブル状態に制御すると共に、イネーブル信号ＥＮＡＢ
ＬＥ２及び３をＬ４理にし、バッファメモリ８とデータ
レジスタ７をイネーブル状態に制御する。従ってこの状
態ではバッファメモリ８の入出力線はデータレジスタ７
と外部バス３を介して他の機器２に結合される。
に転送する場合にはアドレスレジスタ５に転送すべきデ
ータの先頭アドレスをロード信号ＬＯＡＤＩによりロー
ドする。データレシスクロに与えるイネーブル信号ＥＮ
ＡＢＬＥ１を１１論理にし、データレジスタ６を非イネ
ーブル状態に制御すると共に、イネーブル信号ＥＮＡＢ
ＬＥ２及び３をＬ４理にし、バッファメモリ８とデータ
レジスタ７をイネーブル状態に制御する。従ってこの状
態ではバッファメモリ８の入出力線はデータレジスタ７
と外部バス３を介して他の機器２に結合される。
先頭アドレスからのデータの送り出しはインクリメント
信号Ｉ’ＮＣ８がアドレスレジスタ５に４えられ、この
インクリメント信号ｌＮＣ８をアドレスレジスタ５が計
数し、アドレスを＋１ずつして先頭アドレスから１１１
１次データを読出し、データレジスタ７にロードしなが
ら他の機器２にデータを転送する。バッファメモリ８の
出力ｇ４ＩＩにおいてデータの有無をコンピュータ本体
４において監視し、データ無を検出してインクリメント
信号ｌＮＣ８を停止させデータの送出を終了する。
信号Ｉ’ＮＣ８がアドレスレジスタ５に４えられ、この
インクリメント信号ｌＮＣ８をアドレスレジスタ５が計
数し、アドレスを＋１ずつして先頭アドレスから１１１
１次データを読出し、データレジスタ７にロードしなが
ら他の機器２にデータを転送する。バッファメモリ８の
出力ｇ４ＩＩにおいてデータの有無をコンピュータ本体
４において監視し、データ無を検出してインクリメント
信号ｌＮＣ８を停止させデータの送出を終了する。
バッファメモリ８として例えばスタテックＲＡｌ■を用
いることによ、！７読読出間を高速度に採ることができ
る。このため転送速度を毎秒２０メガバイト程度に設定
することができる。
いることによ、！７読読出間を高速度に採ることができ
る。このため転送速度を毎秒２０メガバイト程度に設定
することができる。
第４図にデータを送出する場合の各部の波形を示す。第
４図Ａはバッファメモリ８に与えられるアドレス信号を
示す。このアドレス信号は同図Ｂに示すインクリメント
信号ｌＮＣ８により順次＋１される。第４ ｍ ｃ ｆ
ｄバッファメモリ８から読出されるデータを示す。この
データはロード信号ＬＯＡＪ）３によりデータレジスタ
７にロードされ、チータレジスタフから第４図Ｅに示す
ようなデータが出力される。イネーブル状態号ＥＮＡＢ
ＬＥ２及び３は同図Ｆに示すようにＬ ｍ理に設定し、
バッファメモリ８とチータレジスタフをイネーブル状態
に制御している。寸だデータレジスタ７に与える方向制
御信号■０は同図Ｇに示すようにＨ論理とし、データの
流れをバッファメモリ８から外部バス３に問う方向に匍
ｊ御しでいる。
４図Ａはバッファメモリ８に与えられるアドレス信号を
示す。このアドレス信号は同図Ｂに示すインクリメント
信号ｌＮＣ８により順次＋１される。第４ ｍ ｃ ｆ
ｄバッファメモリ８から読出されるデータを示す。この
データはロード信号ＬＯＡＪ）３によりデータレジスタ
７にロードされ、チータレジスタフから第４図Ｅに示す
ようなデータが出力される。イネーブル状態号ＥＮＡＢ
ＬＥ２及び３は同図Ｆに示すようにＬ ｍ理に設定し、
バッファメモリ８とチータレジスタフをイネーブル状態
に制御している。寸だデータレジスタ７に与える方向制
御信号■０は同図Ｇに示すようにＨ論理とし、データの
流れをバッファメモリ８から外部バス３に問う方向に匍
ｊ御しでいる。
データの受信時は第５図Ｆに示すようにチータレジスタ
フの方向制御信号ＩＯをｌ０＝Ｌに反転し、データの流
れ方向を外部バス３からバッファメモリ８に向う方向に
反転させる。これと共に第５図Ｃに示す書込指令信号Ｗ
Ｔをバッファメモリ８に力え、データレジスタ７に取込
んだデータ（第５ ｉｌｌ Ｄ ）をバッファメモリ８
に書゛込む。バッファメモ″す８の書込アドレスはイン
クリメント信号ｌＮＣ８がアドレスレジスタ５に与えら
れ、バッファメモリ８に与えるアドレスを＋１ずつして
書込アドレスを順次シフトさせる。壕だ受信時もデータ
の有無をコンピュータ本体４で監視し、データ無を検出
するとアドレスレジスタ５に供給しているインクリメン
ト信号丁ＮＣ８を停止させ、受信を終了させる。
フの方向制御信号ＩＯをｌ０＝Ｌに反転し、データの流
れ方向を外部バス３からバッファメモリ８に向う方向に
反転させる。これと共に第５図Ｃに示す書込指令信号Ｗ
Ｔをバッファメモリ８に力え、データレジスタ７に取込
んだデータ（第５ ｉｌｌ Ｄ ）をバッファメモリ８
に書゛込む。バッファメモ″す８の書込アドレスはイン
クリメント信号ｌＮＣ８がアドレスレジスタ５に与えら
れ、バッファメモリ８に与えるアドレスを＋１ずつして
書込アドレスを順次シフトさせる。壕だ受信時もデータ
の有無をコンピュータ本体４で監視し、データ無を検出
するとアドレスレジスタ５に供給しているインクリメン
ト信号丁ＮＣ８を停止させ、受信を終了させる。
〈発明の効果〉
以上説明したようにこの発明によれば、バッファメモリ
８をアドレスレジスタ５と、データレジスタ６及び７を
介してコンピュータ本体４に結合すると共に、外部バス
３を介して他の機器２と結合する構造としたことにより
、平素はバッファメモリ８をコンピュータ本体４のメモ
リ装置の一部として利用できる外に、外部にデータを送
り出す場合及び外部からデータを取込む場合にはそのデ
ータの授受を行なうバッファメモリとして動作すること
ができる。然もスタテックＲＡＭを用いることによりデ
ータの授受速度を高速化することができる。よって多量
のデータを短時間に授受することができるデータ伝送装
置を提供することができる。
８をアドレスレジスタ５と、データレジスタ６及び７を
介してコンピュータ本体４に結合すると共に、外部バス
３を介して他の機器２と結合する構造としたことにより
、平素はバッファメモリ８をコンピュータ本体４のメモ
リ装置の一部として利用できる外に、外部にデータを送
り出す場合及び外部からデータを取込む場合にはそのデ
ータの授受を行なうバッファメモリとして動作すること
ができる。然もスタテックＲＡＭを用いることによりデ
ータの授受速度を高速化することができる。よって多量
のデータを短時間に授受することができるデータ伝送装
置を提供することができる。
またデータの送出及び受信をコンピュータ本体４で監視
し、データの無を検出してインクリメント信号ｌＮＣ８
の供給を停止させてデータの送出及び受信を終了させる
ように構成しだからデータの長さは任意とすることがで
きこの点で便オリである。
し、データの無を検出してインクリメント信号ｌＮＣ８
の供給を停止させてデータの送出及び受信を終了させる
ように構成しだからデータの長さは任意とすることがで
きこの点で便オリである。
尚上述ではデータレジスタ６及び７を双方同性としたが
、一方向性とし、送信だけ又は受信だけの機能とするこ
ともできる。まだデータレジスタ７を送信用と受信用に
２分割することによシ更に高速転送装置を構成すること
ができる。更にバッファレジスタ８のデータを書換える
ことができるので伝送系のデータのモニタ及び診断を行
なうこともできる。
、一方向性とし、送信だけ又は受信だけの機能とするこ
ともできる。まだデータレジスタ７を送信用と受信用に
２分割することによシ更に高速転送装置を構成すること
ができる。更にバッファレジスタ８のデータを書換える
ことができるので伝送系のデータのモニタ及び診断を行
なうこともできる。
第１図はこの発明の一実施例を示すブロック図、第２図
乃至第５図はこの発明の動作を説明するだめの波形図で
ある。 ■＝コンピュータ、２：他の機器、３：外部バス、４：
コンピュータ本体、５ニアドレスレジスタ、６，７：デ
ータレジスタ、８：バッファレジスタ。 特許出願人 タケダ理研工業株式会社 代理人 草野 卓 ＜ ０１ Ｑ Ｏｗ Ｌ Φ ＜ ０１ （Ｊ Ｃ１ｕＪ Ｌ （Ｄ
乃至第５図はこの発明の動作を説明するだめの波形図で
ある。 ■＝コンピュータ、２：他の機器、３：外部バス、４：
コンピュータ本体、５ニアドレスレジスタ、６，７：デ
ータレジスタ、８：バッファレジスタ。 特許出願人 タケダ理研工業株式会社 代理人 草野 卓 ＜ ０１ Ｑ Ｏｗ Ｌ Φ ＜ ０１ （Ｊ Ｃ１ｕＪ Ｌ （Ｄ
Claims (1)
- （１） データを授受する装置のメモリ装置の一部に高
速バッファメモリを設け、この高速バッファメモリに外
部に転送すべきデータを収納し、そのテークを高速度で
外部に送出すると共に外部からのデータを高速度で取込
み、その取込んだテークを主記憶装置に転送するように
構成したデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227020A JPS60120452A (ja) | 1983-12-02 | 1983-12-02 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227020A JPS60120452A (ja) | 1983-12-02 | 1983-12-02 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120452A true JPS60120452A (ja) | 1985-06-27 |
Family
ID=16854250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227020A Pending JPS60120452A (ja) | 1983-12-02 | 1983-12-02 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120452A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462743A (en) * | 1977-10-28 | 1979-05-21 | Toshiba Corp | Communication control system |
| JPS5475956A (en) * | 1977-11-29 | 1979-06-18 | Nec Corp | Communication control unit |
| JPS54145447A (en) * | 1978-05-06 | 1979-11-13 | Toshiba Corp | Input-output control system |
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
-
1983
- 1983-12-02 JP JP58227020A patent/JPS60120452A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462743A (en) * | 1977-10-28 | 1979-05-21 | Toshiba Corp | Communication control system |
| JPS5475956A (en) * | 1977-11-29 | 1979-06-18 | Nec Corp | Communication control unit |
| JPS54145447A (en) * | 1978-05-06 | 1979-11-13 | Toshiba Corp | Input-output control system |
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
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