JPS60119599A - ビデオ表示装置における発光画素拡大装置 - Google Patents
ビデオ表示装置における発光画素拡大装置Info
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- JPS60119599A JPS60119599A JP59201393A JP20139384A JPS60119599A JP S60119599 A JPS60119599 A JP S60119599A JP 59201393 A JP59201393 A JP 59201393A JP 20139384 A JP20139384 A JP 20139384A JP S60119599 A JPS60119599 A JP S60119599A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/002—Intensity circuits
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/146—Flicker reduction circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、一般にはＣＲＴ管表示装置に関するものであ
り、よシ特定すれば、書込み速度を増加し、かつ、高位
優先性符号による対のラインの破壊から生ずるちらつき
（７リツカ）を排除するだめの前記表示装置における発
光された画素の拡大に関するものである。
り、よシ特定すれば、書込み速度を増加し、かつ、高位
優先性符号による対のラインの破壊から生ずるちらつき
（７リツカ）を排除するだめの前記表示装置における発
光された画素の拡大に関するものである。
（２）発明の背景と問題点
ＣＲＴ表示装置上に書込まれたラインは、離散的な画素
から成る。各画素は発光されることもあるし、されない
こともある。１ラインは１画素づつ左から右へと書込ま
れる。ＣＲＴ智〜表示装置に書込まれたラインの全セッ
トは、フレームを表わし、２つのフィールドを有する。
から成る。各画素は発光されることもあるし、されない
こともある。１ラインは１画素づつ左から右へと書込ま
れる。ＣＲＴ智〜表示装置に書込まれたラインの全セッ
トは、フレームを表わし、２つのフィールドを有する。
第一のフィールドは該ＣＲ１表示装置の頂部から底部へ
と書込まれた奇数ラインから成っている。第二フィール
ドは偶数ラインから成るが、これらもまた、第一の全フ
ィールドの書込みが終った後ＣＲ１表示装置の頂部から
底部へと書込まれる。
と書込まれた奇数ラインから成っている。第二フィール
ドは偶数ラインから成るが、これらもまた、第一の全フ
ィールドの書込みが終った後ＣＲ１表示装置の頂部から
底部へと書込まれる。
該二つのフィールドの各々は、６０分の１秒で書き込ま
れることができ、３０分の１秒で１フレームを発生する
。（、ｌＲＴ表示装置に４」込まれた画像による情報は
、画像記憶装置からＷ′と取られる。該画像記憶装置は
多くのアドレスを備えておシ、それらの各々は「１」あ
るいは「０」ビットを有する。該画像記憶装置のアドレ
スとＣＲＴ！Ｒ−表示装置の画素との間に１対１の対応
が存在する。画像記憶装置のアドレスから読取られた「
１」は、ＣＲＴ管表示装置において対応する画素を発光
させる。両峰記憶装置のアドレスから読取られた「Ｏｊ
は、ＣＲ１表示装置における対応する画素を発光させる
ことはない。
れることができ、３０分の１秒で１フレームを発生する
。（、ｌＲＴ表示装置に４」込まれた画像による情報は
、画像記憶装置からＷ′と取られる。該画像記憶装置は
多くのアドレスを備えておシ、それらの各々は「１」あ
るいは「０」ビットを有する。該画像記憶装置のアドレ
スとＣＲＴ！Ｒ−表示装置の画素との間に１対１の対応
が存在する。画像記憶装置のアドレスから読取られた「
１」は、ＣＲＴ管表示装置において対応する画素を発光
させる。両峰記憶装置のアドレスから読取られた「Ｏｊ
は、ＣＲ１表示装置における対応する画素を発光させる
ことはない。
フィールドが、例えば５０分の１秒のような比較的ゆつ
くシした時間で書込まれる場合、与えられ７にライン上
の発光された画素は、観察者にとって煩わしいちらつき
を生ずる。気が付いたちらつきは、隣接するライン上で
発光された画素を重複させることによって、排除するこ
とができる。例えば、第１図に関して云えば、ＣＲＴ表
示装置上に６０分の１秒で書込まれたライン１２は、発
光された画素１５．１４および１５を与える。観察者は
、該発光画素１３．１４ および１５がちらついている
と感する。該現象は、発光画素１３．１４および１５に
、それぞれ隣接するライ／１９上の発光画素１６．１７
および１８を重複させることによって回復する。ライン
１２が１つのフィールドに書込まれその後隣接する複製
ライン１９が別のフィールドに書込まれる場合、観察者
は該画素１３．１４および１５に関してちらつきを感じ
ない。
くシした時間で書込まれる場合、与えられ７にライン上
の発光された画素は、観察者にとって煩わしいちらつき
を生ずる。気が付いたちらつきは、隣接するライン上で
発光された画素を重複させることによって、排除するこ
とができる。例えば、第１図に関して云えば、ＣＲＴ表
示装置上に６０分の１秒で書込まれたライン１２は、発
光された画素１５．１４および１５を与える。観察者は
、該発光画素１３．１４ および１５がちらついている
と感する。該現象は、発光画素１３．１４および１５に
、それぞれ隣接するライ／１９上の発光画素１６．１７
および１８を重複させることによって回復する。ライン
１２が１つのフィールドに書込まれその後隣接する複製
ライン１９が別のフィールドに書込まれる場合、観察者
は該画素１３．１４および１５に関してちらつきを感じ
ない。
ＣＲＴ表示装置上を移動する符号は、種々の優先性レベ
ルを有する。このような符号は、マスク、すなわち目に
見えない長方形のものによって囲まれており、該マスク
はより低い優先性の符号を無符号にする。この態様で高
位優先性符号が低位優先性符号とマージすることを阻止
するのである。しかし、高位優先性符号によつ−Ｃ低位
優先性符号の一部を抹消することによって、重複された
発光画素の破壊によるちらつきを勺三することもあシ得
る。第２図では、低位優先１生符号２０は１フィールド
のライ７−２３上の発光仙ｉ素２１と２２ならびにもう
１つのフィールドにおける隣接するライン２６上の発光
画素２４と２５７５・ら成っている。上述のように、発
光画素２４と２５はそれぞれ発光画素２１と２２に重複
してちらつきを防止する。高位優先性符号２８は、１フ
イールドにおけるライン３０上の発光画素２９およびも
う１つのフィールドにおける隣接ライン３２−ヒの複製
の発光画素６１から成っている。マスク３４は３ライン
上方に延長して高位優先性符号２８を包囲する。第２図
では、高位優先性符号２８が上方に移動することができ
て、マスク３４が複製の発光画素２４と２５を消去して
しまう。複製の発光画素２４と２５を除去することによ
って、残りの発光画素２１と２２はちらつく。
ルを有する。このような符号は、マスク、すなわち目に
見えない長方形のものによって囲まれており、該マスク
はより低い優先性の符号を無符号にする。この態様で高
位優先性符号が低位優先性符号とマージすることを阻止
するのである。しかし、高位優先性符号によつ−Ｃ低位
優先性符号の一部を抹消することによって、重複された
発光画素の破壊によるちらつきを勺三することもあシ得
る。第２図では、低位優先１生符号２０は１フィールド
のライ７−２３上の発光仙ｉ素２１と２２ならびにもう
１つのフィールドにおける隣接するライン２６上の発光
画素２４と２５７５・ら成っている。上述のように、発
光画素２４と２５はそれぞれ発光画素２１と２２に重複
してちらつきを防止する。高位優先性符号２８は、１フ
イールドにおけるライン３０上の発光画素２９およびも
う１つのフィールドにおける隣接ライン３２−ヒの複製
の発光画素６１から成っている。マスク３４は３ライン
上方に延長して高位優先性符号２８を包囲する。第２図
では、高位優先性符号２８が上方に移動することができ
て、マスク３４が複製の発光画素２４と２５を消去して
しまう。複製の発光画素２４と２５を除去することによ
って、残りの発光画素２１と２２はちらつく。
従って、比較的ゆっくりラインが書込まれるＣ ＲＴ
管表示装置で利用される場合、高位優先性符号による複
製発光画素の消去の結果生ずる表示装置上の煩わしいち
らつきを防止するだめの装置を必要とするのである。
管表示装置で利用される場合、高位優先性符号による複
製発光画素の消去の結果生ずる表示装置上の煩わしいち
らつきを防止するだめの装置を必要とするのである。
（３）発明の目的と概要
本発明は、ビデオ表示装置において発光画素を拡大する
ための装置をもたらす。該装置は、画素のマトリックス
Ｐｘ、ｙ”ｉ有し、かつ与えられた信号に応答して該画
素を発光させる装置を有するビデオ表示装置を備えてい
る。座標を発生し、該座標を表わす信号を与え、さらに
前記発光装置を該発生された座標に回期させる装置は、
ビデオ表示装置に結合される。画素に対応するアドレス
を備える記憶装置が利用される０各アドレスはＸとｙの
２進座標で同定され、さらにＸ座標が所定の最初の２進
数を有し、かつ、Ｘ座標が所定の最初の２進数を有する
アドレスにおいてのみ、ビデオビット信号が記憶される
のである。該装置はさらに、発生された座標！、Ｊを表
わす座標発生装置からの信号に応答し、ｉ面素ＰＩ、Ｊ
、 Ｐｌ−甲、Ｐｌ−１，Ｊ−１１、および、ｈ、Ｊ−
ト】に対応するアドレスを読取る装置をも備えている。
ための装置をもたらす。該装置は、画素のマトリックス
Ｐｘ、ｙ”ｉ有し、かつ与えられた信号に応答して該画
素を発光させる装置を有するビデオ表示装置を備えてい
る。座標を発生し、該座標を表わす信号を与え、さらに
前記発光装置を該発生された座標に回期させる装置は、
ビデオ表示装置に結合される。画素に対応するアドレス
を備える記憶装置が利用される０各アドレスはＸとｙの
２進座標で同定され、さらにＸ座標が所定の最初の２進
数を有し、かつ、Ｘ座標が所定の最初の２進数を有する
アドレスにおいてのみ、ビデオビット信号が記憶される
のである。該装置はさらに、発生された座標！、Ｊを表
わす座標発生装置からの信号に応答し、ｉ面素ＰＩ、Ｊ
、 Ｐｌ−甲、Ｐｌ−１，Ｊ−１１、および、ｈ、Ｊ−
ト】に対応するアドレスを読取る装置をも備えている。
該アドレスで読取られた信号からの（）゛−ルイ（数）
論理和信号を発生する装置はアドレス読取り装置に結合
される。該論理和信号は、ビデオ表示装置に結合される
ディジタル／アナロク°変換器によって、アナログ信号
に袈換される。（−１１素Ｐｌ、Ｊは、１の論理和信号
を表わすアリーロク゛（Ｎ号に応答して、ビデオ表示装
置の発光装［＆ζよって発光し、そして、０の論理和信
Ｓ４に表わすアナログ信号に応答して、発光装置によっ
ては発光しない。
論理和信号を発生する装置はアドレス読取り装置に結合
される。該論理和信号は、ビデオ表示装置に結合される
ディジタル／アナロク°変換器によって、アナログ信号
に袈換される。（−１１素Ｐｌ、Ｊは、１の論理和信号
を表わすアリーロク゛（Ｎ号に応答して、ビデオ表示装
置の発光装［＆ζよって発光し、そして、０の論理和信
Ｓ４に表わすアナログ信号に応答して、発光装置によっ
ては発光しない。
本発明の良好な具体例において、アドレス読取シ装置は
、２つのブロックを有して画素ＰＩ、ＪおよびＰＩ−１
，Ｊに対応するアドレスからのビデオビット信号と並列
にロードする第一シフトレジスタを備え、かつ、２つの
ブロックを有して画素ＰＩ、Ｊ＋ＩとＰｒ−＋、ａ＋ｘ
に対応するアトＬ／スからのビデオビット信号と並列に
ロードする第二シフトレジスタをも備えている。第一遅
延装置は、好ましいことにシフトレジスタを備え、前記
第一シフトレジスタに結合される。第二遅延装置は好ま
しいことにＤタイプフリップフロップを備え、該第−遅
延装置に結合される。さらに第三遅延装置は好ましいこ
とに１）タイプフリップフロップを備え、前記第二シフ
トレジスタに結合される。
、２つのブロックを有して画素ＰＩ、ＪおよびＰＩ−１
，Ｊに対応するアドレスからのビデオビット信号と並列
にロードする第一シフトレジスタを備え、かつ、２つの
ブロックを有して画素ＰＩ、Ｊ＋ＩとＰｒ−＋、ａ＋ｘ
に対応するアトＬ／スからのビデオビット信号と並列に
ロードする第二シフトレジスタをも備えている。第一遅
延装置は、好ましいことにシフトレジスタを備え、前記
第一シフトレジスタに結合される。第二遅延装置は好ま
しいことにＤタイプフリップフロップを備え、該第−遅
延装置に結合される。さらに第三遅延装置は好ましいこ
とに１）タイプフリップフロップを備え、前記第二シフ
トレジスタに結合される。
発光画素を拡大することによって、本発明は省込み速度
を増加し、かつ、煩わしいららつきを排除するのである
。
を増加し、かつ、煩わしいららつきを排除するのである
。
（４）良好な具体例の説明
本発明は、比較的ゆっくりとラインが書込まれるＣＲＴ
表示装置において、発光画素を拡大する装置をもたらす
ものである。そのように拡大することによって、書込み
速度を増加し、がっ、高位優先性符号のマスクによる交
差した発光画素の消去に起因するちらつきを防止するの
である。
表示装置において、発光画素を拡大する装置をもたらす
ものである。そのように拡大することによって、書込み
速度を増加し、がっ、高位優先性符号のマスクによる交
差した発光画素の消去に起因するちらつきを防止するの
である。
画像記憶装置はＸおよびＸ座標で示される多くのアドレ
ス金有する。該座標は２進表記となっている。本発明に
おいて、ビデオキャラクタに対するビデオビット信号（
ｄ：、画像記ｆ、に装ｆ〜のアドレスに書込まれるので
、とれものアドレスに対応するＣＲＴ表示装置の画素は
、１画メ・″ごとに力えられたライン上で分けられ、か
つ、１画素づつに分けられたラインを占有する。この事
は、Ｘ座標が一定の最初の２進数をイＪし、がっ、Ｘ座
標が一定の最初の２進数を有するアドレスにの不、ビデ
オビット信号を書込むことによって達成される。例えば
、ライン内の画素間のスペース、およびＣＲＴ表示装置
のライン間のスペースを発生する／こめに、画像記憶装
置で利用される対応アドレスは、最初の数字が０である
Ｘ座標を有し、かつ、最初の数字が１であるＸ座標を有
するように選択することができる。いずれのビデオキャ
ラクタでも１と０から成るいずれのｘ、７組合わせをも
有することができる。
ス金有する。該座標は２進表記となっている。本発明に
おいて、ビデオキャラクタに対するビデオビット信号（
ｄ：、画像記ｆ、に装ｆ〜のアドレスに書込まれるので
、とれものアドレスに対応するＣＲＴ表示装置の画素は
、１画メ・″ごとに力えられたライン上で分けられ、か
つ、１画素づつに分けられたラインを占有する。この事
は、Ｘ座標が一定の最初の２進数をイＪし、がっ、Ｘ座
標が一定の最初の２進数を有するアドレスにの不、ビデ
オビット信号を書込むことによって達成される。例えば
、ライン内の画素間のスペース、およびＣＲＴ表示装置
のライン間のスペースを発生する／こめに、画像記憶装
置で利用される対応アドレスは、最初の数字が０である
Ｘ座標を有し、かつ、最初の数字が１であるＸ座標を有
するように選択することができる。いずれのビデオキャ
ラクタでも１と０から成るいずれのｘ、７組合わせをも
有することができる。
記憶装置が８×８アドレスマトリツクスを備えると想定
すれば、該アドレスの与えられたキャラクタに利用でき
るＸ座標は０００から１１１まで変化し、かつ、与えら
れたキャラクタに利用できるＸ座標も０００から１１１
マで変化する。最初の２進数がＯであるＸ座標ならびに
最初の２進数が１であるＸ座標を有するアドレスのみを
選定することによって、与えられたキャラクタに利用で
きるアドレスを下記のように得ることができる。
すれば、該アドレスの与えられたキャラクタに利用でき
るＸ座標は０００から１１１まで変化し、かつ、与えら
れたキャラクタに利用できるＸ座標も０００から１１１
マで変化する。最初の２進数がＯであるＸ座標ならびに
最初の２進数が１であるＸ座標を有するアドレスのみを
選定することによって、与えられたキャラクタに利用で
きるアドレスを下記のように得ることができる。
ΦＤ０，１１１）＝（０，乃 （０１０，１１１）＝（
２，乃 （１００，１１１）＝（４，７） （１１０，
１１１）＝（６，７）この態様ですべての他のアドレス
も与えられた行を選択できるし、すべての他の行も選択
することかできる。所定のキャラクタに対するビデオビ
ット信号は画像記憶装置のこれらのアドレスにのみ省込
むことができる。アドレスについてのｘ、ｙ両座標の最
初の２進数を固定させることによって、このような交互
のパターンのアドレスを発生することができる。本発明
は、画像情報を画像記憶装置内のそのように選択された
アドレスに書込み、さらに該書込まれた情報を拡大する
ことによって、ｃＲ’ｒ管上のギャップを生じないよう
にするものである。
２，乃 （１００，１１１）＝（４，７） （１１０，
１１１）＝（６，７）この態様ですべての他のアドレス
も与えられた行を選択できるし、すべての他の行も選択
することかできる。所定のキャラクタに対するビデオビ
ット信号は画像記憶装置のこれらのアドレスにのみ省込
むことができる。アドレスについてのｘ、ｙ両座標の最
初の２進数を固定させることによって、このような交互
のパターンのアドレスを発生することができる。本発明
は、画像情報を画像記憶装置内のそのように選択された
アドレスに書込み、さらに該書込まれた情報を拡大する
ことによって、ｃＲ’ｒ管上のギャップを生じないよう
にするものである。
先行技術の説明で指摘したように、ちらつき防止のため
にはＣＲＴ表示装置の下方の次のライン上で発光画素を
重複させなければならない。
にはＣＲＴ表示装置の下方の次のライン上で発光画素を
重複させなければならない。
画像情報が、上述のように交代的に画像記憶装置のアド
レスに書込まれる場合、ＣＲＴ表示装置では原発元画素
の１ライン下に複製の発光画素が現われることになる。
レスに書込まれる場合、ＣＲＴ表示装置では原発元画素
の１ライン下に複製の発光画素が現われることになる。
高位優先性符号のマスクによる消去に起因するちらつき
を防止するために、ＣＲＴ表示装置上の各発光画素は、
その直ぐ下の空きライン上に重複されるのである。
を防止するために、ＣＲＴ表示装置上の各発光画素は、
その直ぐ下の空きライン上に重複されるのである。
各発光画素は、常にこの態様で、最低１つのちらつき排
除のための複製を備えている。例えば、第４図において
、「記憶装置に書込まれ」かつ発光された画素４１．お
よび複製発光画素４２．４５ならびに４４、から成る高
位優先性符号４０は、黒マスク４５によって包囲されて
いる。該黒マスク４５は、ライン４６上の４６ａから４
６ｆ壕での画素、ライン４７上の４７２から４７ｆまで
の画素、ライン４８上の４８ａから４８ｆまでの画りＸ
１ライン４９上の４９ａから４９ｆ−ｉでの画素、ライ
ン５０上の５０ａから５Ｏｆ−１ての画素、ライ１５１
上の５１ａから５１ｆまでの画素、およびライン５２上
の５２ａから５２ｆ−）、での画素、から成るのである
。低位優先性符号５３は、記憶装置に饗°込まれ、かつ
発光された画素５４ならびに本発明によシ発生されたそ
れぞれの複製５５゜５６および５７から成る。
除のための複製を備えている。例えば、第４図において
、「記憶装置に書込まれ」かつ発光された画素４１．お
よび複製発光画素４２．４５ならびに４４、から成る高
位優先性符号４０は、黒マスク４５によって包囲されて
いる。該黒マスク４５は、ライン４６上の４６ａから４
６ｆ壕での画素、ライン４７上の４７２から４７ｆまで
の画素、ライン４８上の４８ａから４８ｆまでの画りＸ
１ライン４９上の４９ａから４９ｆ−ｉでの画素、ライ
ン５０上の５０ａから５Ｏｆ−１ての画素、ライ１５１
上の５１ａから５１ｆまでの画素、およびライン５２上
の５２ａから５２ｆ−）、での画素、から成るのである
。低位優先性符号５３は、記憶装置に饗°込まれ、かつ
発光された画素５４ならびに本発明によシ発生されたそ
れぞれの複製５５゜５６および５７から成る。
画像記憶装置において選択されたアドレスに対応する画
素から成る、ＣＲＴ表示装置上の符号は、画像を構成す
るいずれの組合わせラインをも占有することができる。
素から成る、ＣＲＴ表示装置上の符号は、画像を構成す
るいずれの組合わせラインをも占有することができる。
従って、符号の垂直運動によって一度に１ラインを要す
るがそれに限定されるわけではない。
るがそれに限定されるわけではない。
従って、第４図において、高位優先性符号４０が上方に
移動する場合、その運動によって黒マスク４５の画素４
６ａと４６ｅはそれぞれ、第４図における複製の発光画
素５６と５７に交差することにガる。画素５４の周囲に
画素の拡大がなければ、画素５６と５７はちらつきを生
ずるであろう。
移動する場合、その運動によって黒マスク４５の画素４
６ａと４６ｅはそれぞれ、第４図における複製の発光画
素５６と５７に交差することにガる。画素５４の周囲に
画素の拡大がなければ、画素５６と５７はちらつきを生
ずるであろう。
このちらつきは複製の発光画素５６と５７によって排除
される。
される。
また、第４図において、発光画素５４は１１４接の発光
画素５５と５７にも拡大される。このような水平方向の
拡大はちらつきに影響を及ぼさないが、画像発生の速度
を２倍にする。画素５６と５７を利用する垂直拡大はち
らつきを避け、かつ、書込み速度を２倍にする作用をす
るのであるが、それは水平方向に２Ｘ垂直方向に２とい
う純速度増加は、全体としては４になるからである。
画素５５と５７にも拡大される。このような水平方向の
拡大はちらつきに影響を及ぼさないが、画像発生の速度
を２倍にする。画素５６と５７を利用する垂直拡大はち
らつきを避け、かつ、書込み速度を２倍にする作用をす
るのであるが、それは水平方向に２Ｘ垂直方向に２とい
う純速度増加は、全体としては４になるからである。
従って、第５図については、ちらつきを防止するために
、各発光画素８０は発光画素８１に下方向に拡大され、
書込み速度を倍増するために該発光画素８０は右へ向か
って発光画素８２に拡大され、さらに下方向および右方
向に、発光画素８３へと拡大される。この事は、各画素
を左から右へおよび頂部から底部へのＣＲＴ？表示装置
ビーム走査と考えることによって達成される。
、各発光画素８０は発光画素８１に下方向に拡大され、
書込み速度を倍増するために該発光画素８０は右へ向か
って発光画素８２に拡大され、さらに下方向および右方
向に、発光画素８３へと拡大される。この事は、各画素
を左から右へおよび頂部から底部へのＣＲＴ？表示装置
ビーム走査と考えることによって達成される。
ＣＲＴ ％’＝ビーム発生装置が並べられている現在の
画素をＰＩ、Ｊと表わすことによって、隣接の画素ＰＩ
−１，Ｊ、 ＰＩ−１，Ｊ＋１およびＰｔ、Ｊ−ｚが考
えられる。
画素をＰＩ、Ｊと表わすことによって、隣接の画素ＰＩ
−１，Ｊ、 ＰＩ−１，Ｊ＋１およびＰｔ、Ｊ−ｚが考
えられる。
第６図について見ると、４つの画素に対応する画像記憶
装置での４つのアドレスの中の１つ以上において１のビ
デオピット信号がある場合、ＣＲＴビーム発生装置が現
在並べられている画素Ｐｒ、ｚが、ビームによって発光
されるのである。
装置での４つのアドレスの中の１つ以上において１のビ
デオピット信号がある場合、ＣＲＴビーム発生装置が現
在並べられている画素Ｐｒ、ｚが、ビームによって発光
されるのである。
この手順によって、第５図に示されるような所望の態様
で各発光画素の拡大が行なわれる。該手順はＣＲＴ管ビ
ーム発生装置が現在並べられている画素の斜視図法によ
って発光画素を拡大卓せているので、前述のようになる
のである０第５図および第６図において、画像記憶装置
のアドレス場所が「１」を有する画素８０に、ＣＲＴ着
ビーム発生装置が現在並べられている場合には、該画素
８０が発光するよう所望される。この状態は、「１」が
現在並べられている画素ＰＩ、、１という画像記憶装置
のアドレス場所にあるということに対応する。従ってＰ
Ｉ、ＪがＣＲＴ管ビームによって発光される。ＣＲ，Ｔ
ビーム発生装置４．が現在、画素８２に並べられている
場合には、画素８２が発光するよう所望されている。そ
れは、左側の発光画素８０の拡大となっているからであ
る。
で各発光画素の拡大が行なわれる。該手順はＣＲＴ管ビ
ーム発生装置が現在並べられている画素の斜視図法によ
って発光画素を拡大卓せているので、前述のようになる
のである０第５図および第６図において、画像記憶装置
のアドレス場所が「１」を有する画素８０に、ＣＲＴ着
ビーム発生装置が現在並べられている場合には、該画素
８０が発光するよう所望される。この状態は、「１」が
現在並べられている画素ＰＩ、、１という画像記憶装置
のアドレス場所にあるということに対応する。従ってＰ
Ｉ、ＪがＣＲＴ管ビームによって発光される。ＣＲ，Ｔ
ビーム発生装置４．が現在、画素８２に並べられている
場合には、画素８２が発光するよう所望されている。そ
れは、左側の発光画素８０の拡大となっているからであ
る。
この状態は、「１」が現在並べられている画素Ｐ＋、、
＋の左側にある画素ＰＩ−１，Ｊの画像記憶装置アドレ
ス場所にあるということに対応する。従ってＰＩ、Ｊが
発光される。ＣＲ’Ｉ”ビーム発生装置が現在画素８１
に並べられている場合には、画素８１が発光することが
所望される。それは上方の発光画素８０の拡大となって
いるからである。この状態は、「１」が現在並べられて
いる画素Ｐｗ、 Ｊの一ヒ方にある画素ＰＩ、Ｊ＋１の
画像記憶装置アドレスにあるということに対応する。従
ってＰＩ、Ｊが発光される。ＣＲＴ管ビーム発生装置が
現在、画素８３に並べられている場合には、°該画素８
５がその上方かつ左側にある発光画素８０の拡大となっ
ているという理由から、画素８５が発光するよう所望さ
れる。この状態は、「１」が現在並べられている画素Ｐ
Ｉ、Ｊの上方かつ左側にある画素ＰＩ−１゜Ｊ＋１の画
像記憶装置アドレスにあるということに対応する。従っ
て、ＰＩ、Ｊが発光する。
＋の左側にある画素ＰＩ−１，Ｊの画像記憶装置アドレ
ス場所にあるということに対応する。従ってＰＩ、Ｊが
発光される。ＣＲ’Ｉ”ビーム発生装置が現在画素８１
に並べられている場合には、画素８１が発光することが
所望される。それは上方の発光画素８０の拡大となって
いるからである。この状態は、「１」が現在並べられて
いる画素Ｐｗ、 Ｊの一ヒ方にある画素ＰＩ、Ｊ＋１の
画像記憶装置アドレスにあるということに対応する。従
ってＰＩ、Ｊが発光される。ＣＲＴ管ビーム発生装置が
現在、画素８３に並べられている場合には、°該画素８
５がその上方かつ左側にある発光画素８０の拡大となっ
ているという理由から、画素８５が発光するよう所望さ
れる。この状態は、「１」が現在並べられている画素Ｐ
Ｉ、Ｊの上方かつ左側にある画素ＰＩ−１゜Ｊ＋１の画
像記憶装置アドレスにあるということに対応する。従っ
て、ＰＩ、Ｊが発光する。
このようにして、ＣＲＴ管ビーム発生装置が現在並べら
れている画素ＰＩ、Ｊを発光させることによって、画素
Ｐｒ、ｚ、 Ｐｒ−＋、Ｊ１Ｐｒ−＋、Ｊ＋ｔ、および
？Ｂｙ刊のいずれの画像記憶装置アドレスが１を含む場
合、発光画素は、ちらつきを防止し、書込み速度を増加
しようとする要求通りに、下方へ、右方へ、かつ下方お
よび右方へと拡大されるのである。
れている画素ＰＩ、Ｊを発光させることによって、画素
Ｐｒ、ｚ、 Ｐｒ−＋、Ｊ１Ｐｒ−＋、Ｊ＋ｔ、および
？Ｂｙ刊のいずれの画像記憶装置アドレスが１を含む場
合、発光画素は、ちらつきを防止し、書込み速度を増加
しようとする要求通りに、下方へ、右方へ、かつ下方お
よび右方へと拡大されるのである。
この拡大手順は数学的に説明することができる０画素Ｐ
Ｉ、Ｊ 、 ＰＩ−１，Ｊ、１ＰＩ−１，Ｊ＋１、およ
びＰＫ。
Ｉ、Ｊ 、 ＰＩ−１，Ｊ、１ＰＩ−１，Ｊ＋１、およ
びＰＫ。
Ｊ＋１の画像記憶装置アドレスにおけるビデオビット信
号の論理和が１である場合、現在並べられている画素Ｐ
’Ｉ、 Ｊが発光するのである。論理和が０である場合
には、画素Ｐｓ、 Ｊは発光しない。
号の論理和が１である場合、現在並べられている画素Ｐ
’Ｉ、 Ｊが発光するのである。論理和が０である場合
には、画素Ｐｓ、 Ｊは発光しない。
現在並べられている画素ＰＩ、ＪをＩＳと表わすととる
ビデオビット信号となっている。
ビデオビット信号となっている。
第７図では、上述の拡大手順は下記のように実現される
。コーディネータ９０はＣＲＴ表示装置９１に結合され
ておシ、座標を発生すると共に該Ｃ’ＲＴ管表示装置の
ビーム発生装置を該発生された座標に対応する画素に並
べる。該コーディネータ９０はまたアドレス読取装置９
２にも結合されている。該アドレス読取装部９２は画像
記憶装置９３に結合されている。ビーム発生装置が現在
並べられている画素の座標を表わすコーディネータ９０
からの信号に応答して、アドレス読取装置９２は画像記
憶装置９３から、現在並べちれている画素に関連する４
つのアドレスのビデオビット信号を読取る。すなわち、
前のように、現在並べられている画素をＰＩ、ｘと表わ
すことによって、画素ＰＩ、Ｊ、 ＰＩ−１，、Ｊ、
ＰＩ−１，Ｊ＋１およびＰＩ、Ｊ＋１にそれぞれ対応す
る画像記憶装置９３のアドレスにおけるビデオビット信
号Ｂｔ、ａ、 Ｂ１−１．Ｊ、 Ｂｔ−ｔ。
。コーディネータ９０はＣＲＴ表示装置９１に結合され
ておシ、座標を発生すると共に該Ｃ’ＲＴ管表示装置の
ビーム発生装置を該発生された座標に対応する画素に並
べる。該コーディネータ９０はまたアドレス読取装置９
２にも結合されている。該アドレス読取装部９２は画像
記憶装置９３に結合されている。ビーム発生装置が現在
並べられている画素の座標を表わすコーディネータ９０
からの信号に応答して、アドレス読取装置９２は画像記
憶装置９３から、現在並べちれている画素に関連する４
つのアドレスのビデオビット信号を読取る。すなわち、
前のように、現在並べられている画素をＰＩ、ｘと表わ
すことによって、画素ＰＩ、Ｊ、 ＰＩ−１，、Ｊ、
ＰＩ−１，Ｊ＋１およびＰＩ、Ｊ＋１にそれぞれ対応す
る画像記憶装置９３のアドレスにおけるビデオビット信
号Ｂｔ、ａ、 Ｂ１−１．Ｊ、 Ｂｔ−ｔ。
Ｊ４−１およびＢＩ、Ｊ＋１が画像記憶装置９３からア
ドレス読取装置９２によって読取られる。これらの４つ
のビデオビット信号は、アドレス読取装置９２によって
、オアゲート９４に伝えられる。該オ／アナログ変換器
９５は、オアゲート９４からディジタル和信号を受信し
、かつ、それをアナログ信号に変換する。
ドレス読取装置９２によって読取られる。これらの４つ
のビデオビット信号は、アドレス読取装置９２によって
、オアゲート９４に伝えられる。該オ／アナログ変換器
９５は、オアゲート９４からディジタル和信号を受信し
、かつ、それをアナログ信号に変換する。
ＣＲＴ［、表示装置のビーム発生装置は、ディジ、タル
／アナログ変換器９５によって生じたアナログ信号を受
信する。１のディジタル信号に対応するアナログ信号に
応答してビームが発生され、それは画素Ｐ■、ｘを発光
させる。０のディジタル信号に対応するアナログ信号は
、画素Ｐｒ、 ｚを発光させることはない。
／アナログ変換器９５によって生じたアナログ信号を受
信する。１のディジタル信号に対応するアナログ信号に
応答してビームが発生され、それは画素Ｐ■、ｘを発光
させる。０のディジタル信号に対応するアナログ信号は
、画素Ｐｒ、 ｚを発光させることはない。
第８図において、本発明の良好な具体例におけるアドレ
ス読取シ装置９２はシフトレジスタならびに遅延装置を
備えている。シフトレジスタ１００は、ブロック１０１
によって受信されたビデオビット信号ＢＩ−１，ｘなら
びにブロック１０２によって受信されたビデオビット信
号Ｂｒ、 Ｊと並列にロードされる。遅延の後、次いで
シフトレジスタ１０４が、ブロック１０５で受信された
ビデオビット信号Ｂ＋−１，Ｊ＋ｉならびにブロック１
０６で受信されたビデオビット信号１３Ｔ、Ｊ＋１と並
列にロードされる。シフｌ−Ｖラスタ１００け、）゛１
コック１０１と１０２の内容を１１８次に出力する。シ
フトレジスタ１０４は、ブロック１０５と１０６の内容
を順次に出力する。シフトレジスタ１００の出力は遅延
装置６７（１ｏ ａによって受信されるが、該遅延装置
１０８は、シフトレジスタ１００の出力音、シフトレジ
スタ１０４のそれに同期させる。すなわち、遅延装置１
０８の第一出力ＢＩ−１．Ｊは、シフトレジスタ１０４
の第一出力Ｂｙ−５Ｊ＋ｓに一致する。そして、遅延装
置１０８の第二出力Ｂｌ、Ｊはシフトレジスタ１０４の
第二出力Ｂｘ、Ｊ＋ｔに一致するのである。同じＸ座標
を有するビデオビット信号は、よって、同時に出力され
る。遅延装置１０８は都合のよいことにシフトレジスタ
を備えている。遅延装置１０８の第一出力Ｂ１−１．Ｊ
は、遅延装置１１０に伝えられる。該遅延装置１１Ｕか
らのＢＩ−１，Ｊの出力は、遅延装置１０８からのＢｌ
、Ｊの出力に一致する。同様に、シフトレジスタ１０４
の第一出力Ｂ１−１１Ｊ＋１は、遅延装置１１１に伝え
られる。遅延装置１１１からのＢｒ−＋、ａ＋＋の出力
は、シフトレジスタ１０４からのＢｒ、 、＋ ＋＋の
出力に一致する。この態様で、４つのビデオビット信号
は第７図のオアゲート９４へ同時に伝達することができ
るのである。遅延装置１１０と１１１の各々は、好まし
いことに、標準Ｄタイプフリラグフロップを備えている
。
ス読取シ装置９２はシフトレジスタならびに遅延装置を
備えている。シフトレジスタ１００は、ブロック１０１
によって受信されたビデオビット信号ＢＩ−１，ｘなら
びにブロック１０２によって受信されたビデオビット信
号Ｂｒ、 Ｊと並列にロードされる。遅延の後、次いで
シフトレジスタ１０４が、ブロック１０５で受信された
ビデオビット信号Ｂ＋−１，Ｊ＋ｉならびにブロック１
０６で受信されたビデオビット信号１３Ｔ、Ｊ＋１と並
列にロードされる。シフｌ−Ｖラスタ１００け、）゛１
コック１０１と１０２の内容を１１８次に出力する。シ
フトレジスタ１０４は、ブロック１０５と１０６の内容
を順次に出力する。シフトレジスタ１００の出力は遅延
装置６７（１ｏ ａによって受信されるが、該遅延装置
１０８は、シフトレジスタ１００の出力音、シフトレジ
スタ１０４のそれに同期させる。すなわち、遅延装置１
０８の第一出力ＢＩ−１．Ｊは、シフトレジスタ１０４
の第一出力Ｂｙ−５Ｊ＋ｓに一致する。そして、遅延装
置１０８の第二出力Ｂｌ、Ｊはシフトレジスタ１０４の
第二出力Ｂｘ、Ｊ＋ｔに一致するのである。同じＸ座標
を有するビデオビット信号は、よって、同時に出力され
る。遅延装置１０８は都合のよいことにシフトレジスタ
を備えている。遅延装置１０８の第一出力Ｂ１−１．Ｊ
は、遅延装置１１０に伝えられる。該遅延装置１１Ｕか
らのＢＩ−１，Ｊの出力は、遅延装置１０８からのＢｌ
、Ｊの出力に一致する。同様に、シフトレジスタ１０４
の第一出力Ｂ１−１１Ｊ＋１は、遅延装置１１１に伝え
られる。遅延装置１１１からのＢｒ−＋、ａ＋＋の出力
は、シフトレジスタ１０４からのＢｒ、 、＋ ＋＋の
出力に一致する。この態様で、４つのビデオビット信号
は第７図のオアゲート９４へ同時に伝達することができ
るのである。遅延装置１１０と１１１の各々は、好まし
いことに、標準Ｄタイプフリラグフロップを備えている
。
所望によシ、アドレス読取装置は、画像記憶装置の１行
のアドレスから２つ以上のビデオビット信号を利用する
よう変更されることもできる。
のアドレスから２つ以上のビデオビット信号を利用する
よう変更されることもできる。
シフトレジスタ１００と１０４におけるブロックの数が
増加すれば、余分のビデオくット信号を受信するだけで
ある。遅延装置１０８から成るシフトレジスタも同様に
拡大され、さらに遅延装置１１０と１１１は、好丑しい
ことに各々が１）タイプフリラグフロップを備えている
別の同様な遅延装置に、それぞれ直列で結合される。第
７図に示された各種の構成要素は、当業者にとっては周
知であり、かつ、通常の技術で容易に実現されうる。画
像記憶装置９３．オアゲート９４．ディジタル／アナ５
．Ｊグ変換器９５’、ＣＲＴ呑表示装置９１およびコー
ディネータ９０は従来の周知の装置である。当業界での
通常の１技術によって、本発明の目的に適応するような
、上述のアドレス読取装置９２の代替装置を設計するこ
とは容易に可能であろう。
増加すれば、余分のビデオくット信号を受信するだけで
ある。遅延装置１０８から成るシフトレジスタも同様に
拡大され、さらに遅延装置１１０と１１１は、好丑しい
ことに各々が１）タイプフリラグフロップを備えている
別の同様な遅延装置に、それぞれ直列で結合される。第
７図に示された各種の構成要素は、当業者にとっては周
知であり、かつ、通常の技術で容易に実現されうる。画
像記憶装置９３．オアゲート９４．ディジタル／アナ５
．Ｊグ変換器９５’、ＣＲＴ呑表示装置９１およびコー
ディネータ９０は従来の周知の装置である。当業界での
通常の１技術によって、本発明の目的に適応するような
、上述のアドレス読取装置９２の代替装置を設計するこ
とは容易に可能であろう。
本発明の良好な具体例について述べて来だが、使用され
た用語は説明のだめのものであって限定するものでなく
、その広い観点において本発明の真の範囲および発明の
精神から逸脱せずに、特許請求の範囲内で種々の変更が
なされ得る点を理解されたい。
た用語は説明のだめのものであって限定するものでなく
、その広い観点において本発明の真の範囲および発明の
精神から逸脱せずに、特許請求の範囲内で種々の変更が
なされ得る点を理解されたい。
第１図はちらつきを排除するだめのＣＲＴＩ示装置釦装
置る発光画素の複製を示す概略図、第２図はＣＲＴ？表
示装置における黒マスクで包囲された高位優先性符号、
および低位優先性符号の概略図、第６図は高位優先性符
号の黒マスクによる、低位優先性符号の複製発光画素の
抹消を図示する概略図、第４図は、本発明による、ＣＲ
Ｔ ｉ表示装置におけ、る黒マスクにより包囲された高
位優先性符号、ならびに低位優先性符号の概略図、第５
図は本発明による任意の発光画素の拡大を示す図、第６
図は、記憶装置アドレ。 ス内容が画素Ｐ＋、 Ｊの発光状態を決定する画素を示
す図、第７図は本発明の良好な具体例についての回路図
、および第８図は本発明の良好な具体例で利用されるア
ドレス読取装置の回路図であシ、各図における同じ数字
は同じ要素を表わす。 図中（第７図、第８図）、９０はコーディネータ、９１
はＣＲＴ呑表示装置、９２はアドレス読取装置、９６は
画像記憶装置、９４はオアゲート、９５はディジタル／
アナログ変換器、１００と１０４はシフトレジスタ、お
よび１０８．１１０．１１１は遅延装置をそれぞれ示す
。 特許出願人 スベリ−コーポレイションＦＩＧ、１゜ ＦＩＧ、４゜ ＦＩＧ、５゜ ＦＩＧ、６゜
置る発光画素の複製を示す概略図、第２図はＣＲＴ？表
示装置における黒マスクで包囲された高位優先性符号、
および低位優先性符号の概略図、第６図は高位優先性符
号の黒マスクによる、低位優先性符号の複製発光画素の
抹消を図示する概略図、第４図は、本発明による、ＣＲ
Ｔ ｉ表示装置におけ、る黒マスクにより包囲された高
位優先性符号、ならびに低位優先性符号の概略図、第５
図は本発明による任意の発光画素の拡大を示す図、第６
図は、記憶装置アドレ。 ス内容が画素Ｐ＋、 Ｊの発光状態を決定する画素を示
す図、第７図は本発明の良好な具体例についての回路図
、および第８図は本発明の良好な具体例で利用されるア
ドレス読取装置の回路図であシ、各図における同じ数字
は同じ要素を表わす。 図中（第７図、第８図）、９０はコーディネータ、９１
はＣＲＴ呑表示装置、９２はアドレス読取装置、９６は
画像記憶装置、９４はオアゲート、９５はディジタル／
アナログ変換器、１００と１０４はシフトレジスタ、お
よび１０８．１１０．１１１は遅延装置をそれぞれ示す
。 特許出願人 スベリ−コーポレイションＦＩＧ、１゜ ＦＩＧ、４゜ ＦＩＧ、５゜ ＦＩＧ、６゜
Claims (1)
- 【特許請求の範囲】 １、 ビデオ表示装置において発光画素を拡大する装置
であって、 Ｐｘ、 ｙで表わされる画素マトリックスと、与えられ
た信号に応答して前記画素を発光させる装置とを備える
ビデオデータ表示装置と、前記ビデオ表示装置に結合さ
れ座標を発生すると共に該座標を表わす信号を発生し、
前記発光装置を前記座標に同期させる装置と、前記画素
に対応し、その各々がＸとｙの２進座標によって同定さ
れているアドレスを備えるビデオビット信号を記憶する
装置であって、該ビデオビット信号はＸ座標が所定の最
初の２進数を有し、Ｘ座標が所定の最初の２進数を有す
る前記アドレスにのみ記憶されている前記記憶装置と、 発生された座標Ｉ、Ｊ を表わす前記座標発生装置から
の信号に応答し、画素Ｐｒ、 ＪｌＰｚ−１，Ｊ、ｈ−
１゜Ｊ＋１． Ｐｘ、 Ｊ＋１に対応する前記アドレス
を読取る装置と、 前記アドレス読取装置に結合されて、画素ＰＩ、Ｊ １
Ｐｔ−１，ｘｌＰｒ−ｘ、 Ｊ＋１およびＰｘ、ｘ＋１
に対応する前記アドレスから読取られたビデオビット信
号から、（プール代数）論理和ディジタル信号を発生す
る装置と、および 前記論理和ディジタル信号発生装置と前記ビデオ表示装
置に結合されて、０ディジタル信号に応答して第一のア
ナログ信号を発生し、かつ、１ディジタル信号に応答し
て第二アナログ信号を発生する装置、と全備えておシ、 前記画素Ｐｘ、 Ｊは前記第二アナログ信号に応答して
、前記ビデオ表示装置の前記発光装置によって発光され
、かつ、前記画素Ｐ！、Ｊは前記第一アナログ信号に応
答して、前記発光装置によって発光されないことを特徴
とする前記発光画素拡大装置。 ２、特許請求の範囲第１項に記載の装置において、前記
記憶装置は画像記憶装置から成ることを特徴とする前記
装置。 五 特許請求の範囲第１項に記載の装置において、前記
ビデオ表示装置はＣＲＴ管表示装置から成ることを特徴
とする前記装置。 ４、特許請求の範囲第１項に記載の装置において、前記
アドレス読取装置は、 ２ブロツクから成る第一シフトレジスタと、２ブロツク
から成る第二シフトレジスタト、前記第一シフトレジス
タに結合された第一遅延装置と、 前記第一遅延装置に結合された第二遅延装置と、および 前記第二シフトレジスタに結合された第三遅延装置と、 を備えていることを特徴とする前記装置。 ５ 特許請求の範囲第１項に記載の装置において、前記
論理和ディジタル信号発生装置は４つの入力端子を有す
る論理和ゲートを備えていること全特徴とする前記装置
。 ＆ 特許請求の範囲第４項に記載、の装置において前記
第一遅延装置はシフトレジスタを備えていることを特徴
とする前記装置。 ２、特許請求の範囲第４項に記載の装置において前記第
二遅延装置はＤタイプフリップフロップを備え、前記第
三遅延装置はＤタイプ７リツプ７０ツブを備えているこ
とを特徴とする前記装置。 ａ 特許請求の範囲第１項に記載の装置において前記変
換装置はディジタル／アナログ変換器から成ることを特
徴とする前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US553224 | 1983-11-18 | ||
| US06/553,224 US4649378A (en) | 1983-11-18 | 1983-11-18 | Binary character generator for interlaced CRT display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119599A true JPS60119599A (ja) | 1985-06-27 |
Family
ID=24208616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201393A Pending JPS60119599A (ja) | 1983-11-18 | 1984-09-26 | ビデオ表示装置における発光画素拡大装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4649378A (ja) |
| EP (1) | EP0146229B1 (ja) |
| JP (1) | JPS60119599A (ja) |
| DE (1) | DE3484648D1 (ja) |
| DK (1) | DK164339C (ja) |
| IL (1) | IL73401A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219890A (ja) * | 1985-07-19 | 1987-01-28 | 株式会社東芝 | 表示制御装置 |
| US5276778A (en) * | 1987-01-08 | 1994-01-04 | Ezel, Inc. | Image processing system |
| US5283866A (en) * | 1987-07-09 | 1994-02-01 | Ezel, Inc. | Image processing system |
| US5553170A (en) * | 1987-07-09 | 1996-09-03 | Ezel, Inc. | High speed image processing system having a preparation portion and a converting portion generating a processed image based on the preparation portion |
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| GB2223918B (en) * | 1988-10-14 | 1993-05-19 | Sun Microsystems Inc | Method and apparatus for optimizing selected raster operations |
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| US5611041A (en) * | 1994-12-19 | 1997-03-11 | Cirrus Logic, Inc. | Memory bandwidth optimization |
| US5963262A (en) * | 1997-06-30 | 1999-10-05 | Cirrus Logic, Inc. | System and method for scaling images and reducing flicker in interlaced television images converted from non-interlaced computer graphics data |
| JP4749713B2 (ja) * | 2002-06-26 | 2011-08-17 | セムエキップ インコーポレイテッド | 水素化ホウ素クラスターイオンの注入によるイオン注入方法及び半導体製造方法 |
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| JPS5897085A (ja) * | 1981-12-04 | 1983-06-09 | 日本電気株式会社 | 映像文字信号発生装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5556247A (en) * | 1978-10-20 | 1980-04-24 | Hitachi Ltd | Raster scanning graphic display unit |
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| GB2044051B (en) * | 1979-03-09 | 1982-11-24 | Miller Rickard Ltd | Resistive interpolation of extra elements and lines between stored data |
| GB2096866B (en) * | 1981-04-10 | 1985-02-20 | Philips Electronic Associated | Improvements relating to character display |
-
1983
- 1983-11-18 US US06/553,224 patent/US4649378A/en not_active Expired - Fee Related
-
1984
- 1984-09-26 JP JP59201393A patent/JPS60119599A/ja active Pending
- 1984-10-17 DE DE8484307140T patent/DE3484648D1/de not_active Expired - Fee Related
- 1984-10-17 EP EP84307140A patent/EP0146229B1/en not_active Expired - Lifetime
- 1984-10-24 DK DK506984A patent/DK164339C/da not_active IP Right Cessation
- 1984-11-01 IL IL73401A patent/IL73401A/xx unknown
Patent Citations (2)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| IL73401A0 (en) | 1985-02-28 |
| DK506984D0 (da) | 1984-10-24 |
| EP0146229B1 (en) | 1991-05-29 |
| US4649378A (en) | 1987-03-10 |
| DK164339C (da) | 1992-11-30 |
| EP0146229A3 (en) | 1988-05-11 |
| EP0146229A2 (en) | 1985-06-26 |
| IL73401A (en) | 1988-03-31 |
| DE3484648D1 (de) | 1991-07-04 |
| DK506984A (da) | 1985-05-19 |
| DK164339B (da) | 1992-06-09 |
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