JPS6064384A - パタ−ン表示方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明はワードプロセッサや文書ファイル装置に於いて
、文字、記号等を表わすパターンデータを表示（又は記
録）する方法に関する。

（ロ）従来技術 序述の装置等に於いては、文字や記号等をドツトマトリ
ックス型式のパターンデータに変換し、このデータをＣ
ＲＴ画面上に表示させｆｃ＃）、プリンタによって記録
するようにしている。特に、最近の表示装置には高解像
度のＣＲＴが使用され、中には水平方向８本／ｌｘで垂
直方向７．７本／ＵでＡ４判の原稿を原寸大のま！表示
できるものも開発されている。

ところが、このような表示装置では、高解像度のために
原稿と１対１の大きさで表示された文字が細すぎて見ず
らい場合がある。また、上記表示装置上の文字等をプリ
ンタによってプリントアウトする場合においても、全く
同様のことが貰える。

（ハ）発明の目的 本発明は上記の点に鑑みなされたものであシ、文字や記
号等のドツトマトリックスパターンを解像度を低下させ
ることなく、明瞭に表示できる方法を提案することを目
的とする。

に）発明の構成 本発明は、ドツトマトリックス型式のパターンデータを
表示濃度の制御可能な表示装置に入力して表示するもの
に於いて、前記データの行方向及び列方向において表示
ドツトから非表示ドツトへの変化点に相当するビットを
検出し、この変化点のビットを上記表示ドツトよシも低
濃度で表示するようにしたものである。

に）実施例 第１図は本発明を実施した表示装置の要部の概略構成を
示している。

第１図に於いて、（１）は第２図（ａ）の如く１文字に
つき９×７ドツトのドツトマトリックス型式のパターン
データが１行（１ライン）分ずつ導入される入力端子、
（２）（５）はＣＲＴの水平同期パルスによって１フイ
ン毎に切換わる第１第２切換回路、（３）（４）はその
第１切換回路（２）を通って上記データが１ライン分ず
つ書込まれるラインメモリ、（６）はこのフィンメモリ
から第２切換回路（５）を通って続出されるデータと上
記入力端子（１）からのデータの比較によって後述する
変化点の検出を行なう第１比較検出回路である。また、
（７）は入力端子（１）の表示データをデータクロック
（ＯＫ）によって１ビツト分遅延させる２８ヲツチ型の
遅延回路、（８）はこの遅延回路からのデータと上記入
力端子（１）からのデータの比較によって変化点の検出
を行なう第２比較検出回路、（９）は第１第２比較検出
回路＋６）（８）の出力を入力とするオアゲートである
。

次に、（１１）＋１２１は前記オアゲート（９）の出力
が第６切換回路００）を通って１ライン分ずつ交互に書
込まれるラインメモリ、（１４１はこのラインメモリか
ら第４切換回路（１３）を通って読出されるデータと、
オアゲ−［９１の出力と、１ビツト遅延回路（７）から
のデータを入力とする判別論理回路、α５）はこの論理
回路の出力を輝度制御信号として前記入力端子（１）か
らの表示データを所定の輝度レベルをもつアナログ輝度
信号に変換する輝度変調回路、（１５１はこの回路から
の輝度信号が入力されるＣ１ＲＴである。なお、第３第
４切換回路（１００３）は第１第２切換回路＋２１ｆ５
）に連動して切換わる。

ここで、フィンメモリ（３１（４１は第１第２切換回路
＋２１（５１が切換わったときにアドレスが必ず０番地
にリセットされるが、ラインメモリ（１１１ＩＪ２Ｊで
は第６第４切換回路（１０１（１３１が切換わったとき
に読出し側になっているメモリはアドレスが１番地にリ
セットされるようになっている。その際、上記メモリ（
１１）（１２）のうち書込み側になっているメモリは０
番地にリセットされる。

次に、前記第１比較検出回路（６）は隣接する２フイン
上の各ドツトのデータが次々と入力されることによシ、
ドツトマトリックスパターン（第２図（ａ））の各列方
向での表示ドツトから非表示ドツトへの変化点に対応す
るビットを検出している。即ち、第２図（ａ）の黒部分
が表示ドツト（論理値“１、、ＩＴ）でその他の部分が
非表示ドツト（論理値“０′／）”）であるが、今、同
図の例えばドラ）（Ｄｌ）（Ｄ２）に対応するデータが
第１比較検出回路（６）１こ入力された場合には、上記
ドラ）（Ｄ２）が表示ドツト（黒）から非表示ドツト（
白）への変化点のドツトになる訳である。そして、この
第１比較検出回路（６）は上述の黒→白への変化点ビッ
トに対してのみ論理出力“１”を発生し、その他のビッ
トに対しては出力″ｏ”を発生する。

一方、第２比較検出回路（８）は同一ライン上の連続す
る２ドツトのデータが次々と入力されることにより、第
２図（ａ）のドツトマトリックスパターンの行方向での
黒から白への変化点ドツトに対応するビットを前述と同
様に検出している。そして、この第２比較検出回路（８
）も黒→白の変化点のビットに対してのみ出力“１″を
発生するようになっている。

次に、判別論理回路型は、これから表示するドツト（以
後、Ａドツトと言う）が黒→白の変化点ドツトか否かを
オアゲート（９）の出力によって判定し、且つ、ライン
メモリ（１１）又は旧から読出されたデータを得て上記
Ａドツトの一つ斜め右上のドツト（以後、Ｂドツトと言
う）が白→黒の変化点ドツトか否かの判定すると共に、
遅延回路（７）からのデータを得てＡドツトの左隣シの
ドツト（以後、Ｃドツトと言う）が黒（表示ドツト）か
白（非表示ドツト）かの判定を行なう。そして、Ａドツ
トが黒→白の変化点ドツト〔オアゲート（９）の出力“
１”のとき〕で、且つＢドツトが変化点ドツトでない〔
メモリαυ又は柩からのデータが“０”〕ときに、この
論理回路圓の出力が１”になる。また、Ａ及びＢドツト
が共に黒→白の変化点ドットで、Ｃドツトが黒〔遅延回
路（７）の出力が“１”〕のときも、論理回路（１４）
の出力は“１″となる。そして、その他の何れの場合で
あっても、論理回路Ｑ４）の出力は０”となる。

したがって、入力端子（１）に第２図（ａ）の各ドツト
のデータが１ライン分ずつシリアルに順次入力されて行
くものとすると、論理回路０４）の出力は第２図（ＩＪ
）の白丸に相当するビットに対してのみ“１”１こカる
。輝度変調回路（１５）は、論理回路−の出力が“０”
のとき該回路に入力されるパターンデータの“１”に対
しては高輝度レベルの信号を出力し、上記データの“０
”に対しては０ＲＴ（ｌ［Ｑの力、）オフレベルの信号
を出力する。しかし、論理回路−の出力が°′１”のと
きは、輝度変調回路（１ωはその出力“１″に対応する
パターンデータの“０”のビットに対して、前述のカッ
トオフレベル信号に代えて低輝度レベルの信号（高輝度
レベル信号の輝度１００％に対して数１０％程度の輝度
をもつ）を出力する。それゆえ、ＣＲＴ　（１６１の画
面上には第２図（ｂ）の黒丸部分が高輝度で且つ白丸部
分がそれよりも若干低輝度で表示されることになる。

従って、解像度の低下を伴なうことなく太い線で文字や
記号等を表示でき、明瞭度が増大する訳である。

なお、第２図（′ｂ）でドラ）（Ｄ３）は全く表示され
ず、ま７’（Ｒ以外の他の文字についても同様に１〜２
ドツト程度の表示抜けが生じるが、この程度の抜けはそ
れほど目立たず、実用上問題にならない。

また、判別論理回路圓を設けず、直接、オアゲーＨ９１
の出力を輝度変調回路μｓの輝度制御信号とした場合は
、その表示パターンは第２図（（ＩＩ）のようになって
同図（ｂ）よりも若干劣るが、同図（ロ））のパターン
を直接表示する場合よシ吃見やすくはなる。

なお、上記実施例はＣＲＴ表示装置上に文字等を表示す
る場合であるが、サーマルプリンタ等によって上記文字
等を記録する場合にも適用し得ることは勿論である。

（へ）発明の効果 本発明のパターン表示方法に依れば、パターンを構成す
るドツト数を単純に拡大するだけでなく、ドツトの表示
濃度を変化させているので、粗く大きい文字等に対して
は太い線で表示でき、また、密で小さな文字等は明瞭度
を若干犠牲ζこするだけでそのま＼表示でき、ワードプ
ロセッサ等に実施して好適でおる。

【図面の簡単な説明】

第１図は本発明を実施した表示装置の要部概略構成を示
すブロック図、第２図はその入力データのドツトパター
ン及び表示されるデータのドツトパターンを示す図であ
る。 （１）・・・・・・入力端子、（３１（４）・・・・・
・ラインメモリ、（７）・・・・・・１ビツト遅延回路
、＋６３　＋８１・・・・・・第１第２比較検出回路、
αａ・・・・・・輝度変調回路。 第２図 １’ｌ＋ ＜Ｏ＞ ・　輝度ｔｏｏ％ ０１　×％ （０＜　Ｘ＜　１００） 第２図 ・　信１１００％ ○　−ｙｉＬ雇　×％ ＣＯ〈×ぐ００） ・　輝帽ｏｏ％ ０１×％ （０（Ｘ（ｔｏｏｌ

Claims (1)

【特許請求の範囲】
1. （１）　ドツトマトリックス型式のパターンデータを表
   示濃度の制御可能な表示装置に入力して表示するものに
   於いて、前記データの行方向及び列方向において表示ド
   ツトから非表示ドツトへの変化点に相当するビットを検
   出し、この変化点のビットを上記表示ドツトよりも低濃
   度で表示するようにしたことを特徴とするパターン表示
   方法。