JPS60110063A - コンピュ−タのデ−タ転送制御装置 - Google Patents
コンピュ−タのデ−タ転送制御装置Info
- Publication number
- JPS60110063A JPS60110063A JP21899483A JP21899483A JPS60110063A JP S60110063 A JPS60110063 A JP S60110063A JP 21899483 A JP21899483 A JP 21899483A JP 21899483 A JP21899483 A JP 21899483A JP S60110063 A JPS60110063 A JP S60110063A
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- Japan
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- processing unit
- central processing
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- side central
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はコンピュータのデータ転送制御装置、特に端
末側中央処理装置からホスト側中央処理装置に出力され
る了解信号の処理に関するものである。
末側中央処理装置からホスト側中央処理装置に出力され
る了解信号の処理に関するものである。
従来ハンディタイプのデータコレクタ形コンピュータの
データ転送制御装置は第１図に示すものが公知である。
データ転送制御装置は第１図に示すものが公知である。
第１図において、１はホスト側中央処理装置（ＣＰＵ）
であり、ホスト側制御系へを構成するものでホスト側出
力コントロールライン２、ホスト側入力コントロールラ
イン３、アドレスデータバスライン４、上位アドレスバ
スライン５が接続される。６は上記コントロールライン
２．３に接続されたコントロールラインゲート回路、７
は上記パスライン４に接続されたアドレスデータバスゲ
ート回路、８は上記パスライン５に接続された上位アド
レスバスゲート回路である。
であり、ホスト側制御系へを構成するものでホスト側出
力コントロールライン２、ホスト側入力コントロールラ
イン３、アドレスデータバスライン４、上位アドレスバ
スライン５が接続される。６は上記コントロールライン
２．３に接続されたコントロールラインゲート回路、７
は上記パスライン４に接続されたアドレスデータバスゲ
ート回路、８は上記パスライン５に接続された上位アド
レスバスゲート回路である。
上記コントロールラインゲート回路６にはホスト側有効
ライン９と端末側有効ライン１ｏが接続され、さらにホ
スト側コントロールライン１１及び端末側コン１−ロー
ルライン１２が接続される。
ライン９と端末側有効ライン１ｏが接続され、さらにホ
スト側コントロールライン１１及び端末側コン１−ロー
ルライン１２が接続される。
１３は下位アドレスバスライン、１４はデータバスライ
ン、１５は上位アドレスバスライン、１６は端末側中央
処理装置（ＣＰ Ｕ）である。また、１７は下位アドレ
スバスゲート回路、１８は下位アドレスバス、１９はＩ
ＣＲＡＭである。上記ホスト側中央処理装置１と、端
末側中央処理装置１６との間のコントロールライン２，
３、パスライン４．５は、嵌合式コネクタ２０を介して
接続される。２１はリードライトコントロール信号であ
る。
ン、１５は上位アドレスバスライン、１６は端末側中央
処理装置（ＣＰ Ｕ）である。また、１７は下位アドレ
スバスゲート回路、１８は下位アドレスバス、１９はＩ
ＣＲＡＭである。上記ホスト側中央処理装置１と、端
末側中央処理装置１６との間のコントロールライン２，
３、パスライン４．５は、嵌合式コネクタ２０を介して
接続される。２１はリードライトコントロール信号であ
る。
次に以上の構成によるコンピュータのデータ転送制御装
置の動作について以下説明する。
置の動作について以下説明する。
通常、端末側中央処理装置１６を含む制御系Ｂば電池に
より駆動され、演算処理を行っている。
より駆動され、演算処理を行っている。
ホスト側中央処理装置ｌから成る制御系Ａも同様駆動状
態である。この状態でホスト側中央処理装置１と端末側
中央処理装置１６との間をコネクタ２０を用いて接続す
る。コネクタ２０によってホスト側出力コントロールラ
イン２、ホスト側入力コントロールライン３、下位アド
レスデータバスライン４、上位アドレスバスライン５が
接続される。ここで、ホスト側中央処理装置１はホスト
側出力コントロールライン２、コントロールラインゲー
ト回路６、ホスト側コントロールライン１１を介して、
端末側中央処理装置１６にホスト側中央処理装置ｆｔに
よって、システムコントロールするための要求信号を入
力する。
態である。この状態でホスト側中央処理装置１と端末側
中央処理装置１６との間をコネクタ２０を用いて接続す
る。コネクタ２０によってホスト側出力コントロールラ
イン２、ホスト側入力コントロールライン３、下位アド
レスデータバスライン４、上位アドレスバスライン５が
接続される。ここで、ホスト側中央処理装置１はホスト
側出力コントロールライン２、コントロールラインゲー
ト回路６、ホスト側コントロールライン１１を介して、
端末側中央処理装置１６にホスト側中央処理装置ｆｔに
よって、システムコントロールするための要求信号を入
力する。
この要求信号を受付けた端末側中央処理装置１６は了解
信号を端末側コントロールライン１２、コントロールラ
インゲート回路６、ホスト側コントロール入カライン３
を介してホスト側中央処理装置１に戻す。またこれによ
ってホスト側有効ライン９が動作できる状態になる。ホ
スト側中央処理装置１が未接続の場合は端末側有効ライ
ン１０が動作できる状態になる。
信号を端末側コントロールライン１２、コントロールラ
インゲート回路６、ホスト側コントロール入カライン３
を介してホスト側中央処理装置１に戻す。またこれによ
ってホスト側有効ライン９が動作できる状態になる。ホ
スト側中央処理装置１が未接続の場合は端末側有効ライ
ン１０が動作できる状態になる。
ホスト側有効ライン９が動作状態にセットされると、下
位アドレスバスゲート回路１７は下位アドレスバスライ
ン１４より出力される信号をラッチして、下位アドレス
バス１８を通してＩ ＣＲＡＭ１９にセントする。また
、同時にホスト側中央処理装置１は上位アドレスバスラ
イン５、上位アドレスバスゲート回路８、上位アドレス
バスライン１５を介して、ＩＣＲＡＭ９に上位アドレス
信号を入力する。リードライトコントロール信号２１の
モードによってデータバスライン１４はリード時はデー
タ出力となり、ライト時はデータ入力となる。
位アドレスバスゲート回路１７は下位アドレスバスライ
ン１４より出力される信号をラッチして、下位アドレス
バス１８を通してＩ ＣＲＡＭ１９にセントする。また
、同時にホスト側中央処理装置１は上位アドレスバスラ
イン５、上位アドレスバスゲート回路８、上位アドレス
バスライン１５を介して、ＩＣＲＡＭ９に上位アドレス
信号を入力する。リードライトコントロール信号２１の
モードによってデータバスライン１４はリード時はデー
タ出力となり、ライト時はデータ入力となる。
これ等データはアドレスデータバスゲート回路７とアド
レスデータバスライン４を介してホスト側中央処理装置
１で制御する。以上のようにホスト側中央処理装置１が
コネクタ２０を介して端末側と接続されると、端末側中
央処理装置１６の了解信号のみで動作開始する。
レスデータバスライン４を介してホスト側中央処理装置
１で制御する。以上のようにホスト側中央処理装置１が
コネクタ２０を介して端末側と接続されると、端末側中
央処理装置１６の了解信号のみで動作開始する。
しかしながら、以上の構成によれば、コネクタ２０が接
続されると、ホスト側中央処理装置１から任意のタイミ
ングで出力される要求信号に基づき、端末側中央処理装
置１６が了解信号を戻すので、端末側中央処理装置１６
が演算途中であっても、ホスト側中央処理装置１による
端末側中央処理装置１６の制御が実行される。このため
、ホスト側中央処理装置１と端末側中央処理装置１６の
アドレス及びデータがバス」二で混信するおそれがあっ
た。
続されると、ホスト側中央処理装置１から任意のタイミ
ングで出力される要求信号に基づき、端末側中央処理装
置１６が了解信号を戻すので、端末側中央処理装置１６
が演算途中であっても、ホスト側中央処理装置１による
端末側中央処理装置１６の制御が実行される。このため
、ホスト側中央処理装置１と端末側中央処理装置１６の
アドレス及びデータがバス」二で混信するおそれがあっ
た。
本発明の目的は端末側中央処理装置から出力される了解
信号を一定時間遅延するタイマー回路を設け、端末側中
央処理装置の演算処理完了後に、ホスト側中央処理装置
に基づき端末側中央処理装置が制御されるようにして、
アドレス、データのバス」二での混信を防止するもので
あり、以下実施例を用いて本発明の詳細な説明する。
信号を一定時間遅延するタイマー回路を設け、端末側中
央処理装置の演算処理完了後に、ホスト側中央処理装置
に基づき端末側中央処理装置が制御されるようにして、
アドレス、データのバス」二での混信を防止するもので
あり、以下実施例を用いて本発明の詳細な説明する。
第２図、第３図は本発明によるコンピュータのデータ転
送制御装置の一実施例を示すブロック図であり、第１図
と同じものは同一符号を用いている。
送制御装置の一実施例を示すブロック図であり、第１図
と同じものは同一符号を用いている。
第２図１第３図において２２０はコネクタ接続判定回路
であり、これは第３図に示すようにコネクタ２００の一
方の雄コネクタ２０１の両端に設けられた接点２０３，
２０４と、他方の雌コネクタ２０２の両端に設けられ、
かつ上記接点２０３゜２０４に対向する接点２０５，２
０６と、接点２０３．２０４に、抵抗２０７を介して電
圧を供給する電源２２８と、上記接点２０５，２０６が
再入力端子に接続されるナントゲート回路２０８とから
構成される。ナントゲート回路２０８の再入力端子は抵
抗２０９，２１０を介してアースされる。雄コネクタ２
０１は棒状リード端子２１１を複数本有し、この端子２
１１は雌コネクタ２０２の嵌合端子２１２に嵌合し、導
通する。これ等端子２１１，２１２を介してデータが伝
送される。
であり、これは第３図に示すようにコネクタ２００の一
方の雄コネクタ２０１の両端に設けられた接点２０３，
２０４と、他方の雌コネクタ２０２の両端に設けられ、
かつ上記接点２０３゜２０４に対向する接点２０５，２
０６と、接点２０３．２０４に、抵抗２０７を介して電
圧を供給する電源２２８と、上記接点２０５，２０６が
再入力端子に接続されるナントゲート回路２０８とから
構成される。ナントゲート回路２０８の再入力端子は抵
抗２０９，２１０を介してアースされる。雄コネクタ２
０１は棒状リード端子２１１を複数本有し、この端子２
１１は雌コネクタ２０２の嵌合端子２１２に嵌合し、導
通する。これ等端子２１１，２１２を介してデータが伝
送される。
雄コネクタ２０１が雌コネクタ２０２に完全に結合する
と、接点２０３，２０４と接点２０５゜２０６が接触し
て導通するので、ナントゲート回路２０８の再入力端子
にはＨレベルの信号が供給され、その出力がＬレベルと
なる。しかるに、雄コネクタ２０１が雌コネクタ２０２
に完全に結合されず、雌コネクタ２０２に対して傾斜状
態または離間状態となっておれば、接点２０３と２０５
．２０４と２０６のいずれか一方または両方がオフする
のでナントゲート回路２０８の再入力端子のいずれか一
方または両方の入力端子にＬレベルの信号が供給され、
このためナントゲート回路２０８の出力はＨレベルとな
る。
と、接点２０３，２０４と接点２０５゜２０６が接触し
て導通するので、ナントゲート回路２０８の再入力端子
にはＨレベルの信号が供給され、その出力がＬレベルと
なる。しかるに、雄コネクタ２０１が雌コネクタ２０２
に完全に結合されず、雌コネクタ２０２に対して傾斜状
態または離間状態となっておれば、接点２０３と２０５
．２０４と２０６のいずれか一方または両方がオフする
のでナントゲート回路２０８の再入力端子のいずれか一
方または両方の入力端子にＬレベルの信号が供給され、
このためナントゲート回路２０８の出力はＨレベルとな
る。
上記ナントゲート回路２０Ｂの出力はゲート回路６．７
．８の制御端子に供給される。ゲート回路［ｉ、７．′
８はナントゲート回路２０８からの信号が１７レベルと
なったときだけゲートを開（。
．８の制御端子に供給される。ゲート回路［ｉ、７．′
８はナントゲート回路２０８からの信号が１７レベルと
なったときだけゲートを開（。
上記ナントゲート回路２０８の出力はタイマー回路２３
を構成する単安定回路２２９の一方の入力端子に供給さ
れる。単安定回路２２９は時定数決定用の抵抗２３０．
コンデンサ２３１を有しており、上記の一方の入力端子
にＬレベルの信号が入力されると、第４図に示すように
上記抵抗２３０とコンデンサ２３１とで定まる時間、例
えば３秒の間、単安定回路２２９の出力端子Ｑの信号は
Ｌレベルを保ち、その後Ｈレベルに復旧する。
を構成する単安定回路２２９の一方の入力端子に供給さ
れる。単安定回路２２９は時定数決定用の抵抗２３０．
コンデンサ２３１を有しており、上記の一方の入力端子
にＬレベルの信号が入力されると、第４図に示すように
上記抵抗２３０とコンデンサ２３１とで定まる時間、例
えば３秒の間、単安定回路２２９の出力端子Ｑの信号は
Ｌレベルを保ち、その後Ｈレベルに復旧する。
上記出力端子Ｑの信号はナントゲート回路２３２の一方
の入力端子に供給される。ナントゲート回路２３２の他
方の入力端子に了解信号が供給される。この了解信号は
上記ナントゲート回路２３２の他方の入力端子に供給さ
れても、一方の入力端子がＬレベルに保たれている間、
出力はＨレベルとなり、了解信号としては出力されない
ことになる。
の入力端子に供給される。ナントゲート回路２３２の他
方の入力端子に了解信号が供給される。この了解信号は
上記ナントゲート回路２３２の他方の入力端子に供給さ
れても、一方の入力端子がＬレベルに保たれている間、
出力はＨレベルとなり、了解信号としては出力されない
ことになる。
以上の構成によるコンピュータのデータ転送制御装置の
動作を説明する。ホスト側中央処理装置１をコネクタ２
０により端末側中央処理装置１６と、コネクタ２０が確
実に接続されてなければ、ナントゲート回路２２により
Ｌレベルの信号が出力され、タイマー回路２３が動作す
る。仮に、タイマー回路２３の遅延時間を３秒程度にす
ると、この時間分だけ遅れて、了解信号が出力されるの
で、ホスト側中央処理装置１より入力されるアドレス及
びデータは３秒後に有効となる。この遅延時間内に端末
側中央処理装置１６の処理は完了できる。すなわち、ホ
スト側中央処理装置１によるシステム動作要求信号はコ
ネクタ２０が接続されく るとホスト側出力コントロールライン２、コントロール
ラインゲート回路６、ホスト側コントロールライン１１
を介して、端末側中央処理装置１６に入力される。この
要求信号を受けると端末側中央処理装置１６は了解信号
をただちに出力するが、上述したようにタイマー回路
２３によって、３秒間の時間遅延後コントロールライン
ゲート回路−＼ ６、ホスト側入力コントロールライン３、コネクタ２０
を通して、ホスト側中央処理装置１に入力される。同時
にホスト側有効ライン９が動作状態にセットされる。ホ
スト側中央処理装置１よりアドレスデータバスライン４
には信号が入力され、アドレスデータバスゲート回路７
を介して、アドレスは下位アドレスバスライン１３より
下位アドレスバスゲート回路１７に入力され、ラッチさ
れて下位アドレスバス８を介してＩ ＣＲＡＭＩ ９に
セットされる。同様に上位アドレスバスライン５にも信
号が入力され上位アドレスバスゲート回路８を通してＩ
ＣＲＡＭ９にセットされる。
動作を説明する。ホスト側中央処理装置１をコネクタ２
０により端末側中央処理装置１６と、コネクタ２０が確
実に接続されてなければ、ナントゲート回路２２により
Ｌレベルの信号が出力され、タイマー回路２３が動作す
る。仮に、タイマー回路２３の遅延時間を３秒程度にす
ると、この時間分だけ遅れて、了解信号が出力されるの
で、ホスト側中央処理装置１より入力されるアドレス及
びデータは３秒後に有効となる。この遅延時間内に端末
側中央処理装置１６の処理は完了できる。すなわち、ホ
スト側中央処理装置１によるシステム動作要求信号はコ
ネクタ２０が接続されく るとホスト側出力コントロールライン２、コントロール
ラインゲート回路６、ホスト側コントロールライン１１
を介して、端末側中央処理装置１６に入力される。この
要求信号を受けると端末側中央処理装置１６は了解信号
をただちに出力するが、上述したようにタイマー回路
２３によって、３秒間の時間遅延後コントロールライン
ゲート回路−＼ ６、ホスト側入力コントロールライン３、コネクタ２０
を通して、ホスト側中央処理装置１に入力される。同時
にホスト側有効ライン９が動作状態にセットされる。ホ
スト側中央処理装置１よりアドレスデータバスライン４
には信号が入力され、アドレスデータバスゲート回路７
を介して、アドレスは下位アドレスバスライン１３より
下位アドレスバスゲート回路１７に入力され、ラッチさ
れて下位アドレスバス８を介してＩ ＣＲＡＭＩ ９に
セットされる。同様に上位アドレスバスライン５にも信
号が入力され上位アドレスバスゲート回路８を通してＩ
ＣＲＡＭ９にセットされる。
リード／ライト信号２１によりＩ ＣＲＡＭＩ ９には
データが入出力される。リード時Ｉ ＣＲＡＭ９のデー
タはデータバスライン１４、アドレスブタバスゲート回
路７、アドレスデータバスライン４、コネクタ２０を通
して、ホスト側中央晶装置１にデータを送出する。ライ
ト時は逆にデータをホスト側中央処理装置】より受取る
。なお、ホスト側中央処理装置１によってコントロール
されている場合は端末側中央処理装置１６のアドレスデ
ータバスはハイインピーダンスとなり、パスラインが接
続されていない状態と同様状態になる。
データが入出力される。リード時Ｉ ＣＲＡＭ９のデー
タはデータバスライン１４、アドレスブタバスゲート回
路７、アドレスデータバスライン４、コネクタ２０を通
して、ホスト側中央晶装置１にデータを送出する。ライ
ト時は逆にデータをホスト側中央処理装置】より受取る
。なお、ホスト側中央処理装置１によってコントロール
されている場合は端末側中央処理装置１６のアドレスデ
ータバスはハイインピーダンスとなり、パスラインが接
続されていない状態と同様状態になる。
なお、本発明においてはコネクタ接続判定回路２２０の
入力はＨレベルまたはＬレベルとちらのレベルでもよい
。また接続の検知に、ノイズ対策等のためホトカプラを
使用しても同様効果を得ることができる。
入力はＨレベルまたはＬレベルとちらのレベルでもよい
。また接続の検知に、ノイズ対策等のためホトカプラを
使用しても同様効果を得ることができる。
また、タイマー回路２３における遅延時間は任意の値を
取り得る。
取り得る。
以上説明したようにこの発明によれば、コネクタ接続判
定回路の出力により、１了解信号を遅延するようにした
ので、端末側中央処理装置の演算を完了した後に、ホス
ト側中央処理装置による制御を実行でき、アドレスデー
タバス上のホスト側中央処理装置と端末側中央処理装置
の制御切換時のバスーヒの混信を防止できる。
定回路の出力により、１了解信号を遅延するようにした
ので、端末側中央処理装置の演算を完了した後に、ホス
ト側中央処理装置による制御を実行でき、アドレスデー
タバス上のホスト側中央処理装置と端末側中央処理装置
の制御切換時のバスーヒの混信を防止できる。
第１図は従来のコンピュータのデータ転送制御装置の一
例を示すブロック図、第２図は本発明によるコンピュー
タのデータ転送制御装置の一実施例を示すブロック図、
第３図は第２図の要部であるコネクタ接続判定回路の一
実施例を示すブロック図、第４図は第３図の回路の動作
を説明する波形図である。 なお、図中同一符号は同−又は相当部分を示す。 Ｉ・・・ホスト側中央処理装置、２・・・ホスト側出力
コントロールライン、３・・・ホスト側入力コントロー
ルライン、４・・・アドレスデータバスライン、５・・
・上位アドレスバスライン、６・・・コントロールライ
ンゲート回路、７・・・アドレスデータバスゲート回路
、８・・・上位アドレスゲート回路、１６・・・端末側
中央処理装置、１９・・・ＩＣＲＡＭ、２０，２００・
・・コネクタ、２３・・・タイマー回路、２０３゜２０
４．２０５，２０６・・・接点、２０８゜２３２・・・
ナントゲート回路、２２９・・・単安定回路。 代理人 大 岩 増 雄（ほか２名） 第２図 第３図
例を示すブロック図、第２図は本発明によるコンピュー
タのデータ転送制御装置の一実施例を示すブロック図、
第３図は第２図の要部であるコネクタ接続判定回路の一
実施例を示すブロック図、第４図は第３図の回路の動作
を説明する波形図である。 なお、図中同一符号は同−又は相当部分を示す。 Ｉ・・・ホスト側中央処理装置、２・・・ホスト側出力
コントロールライン、３・・・ホスト側入力コントロー
ルライン、４・・・アドレスデータバスライン、５・・
・上位アドレスバスライン、６・・・コントロールライ
ンゲート回路、７・・・アドレスデータバスゲート回路
、８・・・上位アドレスゲート回路、１６・・・端末側
中央処理装置、１９・・・ＩＣＲＡＭ、２０，２００・
・・コネクタ、２３・・・タイマー回路、２０３゜２０
４．２０５，２０６・・・接点、２０８゜２３２・・・
ナントゲート回路、２２９・・・単安定回路。 代理人 大 岩 増 雄（ほか２名） 第２図 第３図
Claims (2)
- （１）少なくともゲート回路と端末側中央処理装置と記
憶装置とを有してデータ処理を実行する端末側制御系と
、上記端末側制御系からの了解信号に基づき、上記ゲー
ト回路を介して上記端末側中央処理装置を制御するホス
ト側中央処理装置を有するホスト側制御系と、上記ホス
ト側中央処理装置とデー１１回路との間の接続ラインに
挿入されたコネクタとから成るコンピュータのデータ転
送制御装置において、上記了解信号を一定時間遅延して
ホスト側中央処理装置に送出するタイマー回路と、上記
コネクタの接続状態を判定する接続判定回路を設け、上
記コネクタの接続がなされたとき、上記接続判定回路の
出力に基づき上記タイマー回路を動作させるようにした
ことを特徴とするコンピュータのデータ転送制御装置。 - （２）了解信号はコネクタの接続時ホスト側制御系から
入力される要求信号に応答して出力されることを特徴と
する特許請求の範囲第１項記載のコンピュータのデータ
転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21899483A JPS60110063A (ja) | 1983-11-21 | 1983-11-21 | コンピュ−タのデ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21899483A JPS60110063A (ja) | 1983-11-21 | 1983-11-21 | コンピュ−タのデ−タ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110063A true JPS60110063A (ja) | 1985-06-15 |
| JPS6252341B2 JPS6252341B2 (ja) | 1987-11-05 |
Family
ID=16728597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21899483A Granted JPS60110063A (ja) | 1983-11-21 | 1983-11-21 | コンピュ−タのデ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172439A (ja) * | 1986-01-24 | 1987-07-29 | Fuji Electric Co Ltd | プリント板未実装検出方式 |
-
1983
- 1983-11-21 JP JP21899483A patent/JPS60110063A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172439A (ja) * | 1986-01-24 | 1987-07-29 | Fuji Electric Co Ltd | プリント板未実装検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252341B2 (ja) | 1987-11-05 |
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