JPS61220054A - 情報処理システムの構成確認方式 - Google Patents
情報処理システムの構成確認方式Info
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- JPS61220054A JPS61220054A JP6063085A JP6063085A JPS61220054A JP S61220054 A JPS61220054 A JP S61220054A JP 6063085 A JP6063085 A JP 6063085A JP 6063085 A JP6063085 A JP 6063085A JP S61220054 A JPS61220054 A JP S61220054A
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- Japan
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- adapter
- processor
- connector
- adapters
- slot
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理システムに関し、特に端末システムな
どにおいて、自動的にアダプタの構成を確認するのに好
適な情報処理システムの構成確認方式に関する。
どにおいて、自動的にアダプタの構成を確認するのに好
適な情報処理システムの構成確認方式に関する。
一般に端末システムにおいては、マイクロプロセッサを
有する基本ハードウェア構成と各種オプションアダプタ
を組合せて使用する。オプションアダプタはＩ１０機器
等を制御するものであり。
有する基本ハードウェア構成と各種オプションアダプタ
を組合せて使用する。オプションアダプタはＩ１０機器
等を制御するものであり。
顧客に応じて組合せが異なるのが一般的である。
か−る端末システムにおいては、小さな筐体に実装する
為にオプションアダプタを搭載するスロット（コネクタ
）を限定するのが一般的であり、従来はスロット数まで
のオプションアダプタの種類を提供し、オプションアダ
プタを搭載する位置を固定する方法が一般に採用されて
いるが、多種のアダプタがサポートできないという問題
がある。
為にオプションアダプタを搭載するスロット（コネクタ
）を限定するのが一般的であり、従来はスロット数まで
のオプションアダプタの種類を提供し、オプションアダ
プタを搭載する位置を固定する方法が一般に採用されて
いるが、多種のアダプタがサポートできないという問題
がある。
これに対して、アダプタを物理的に搭載するスロット数
以上の多種のオプションアダプタを提供し、そのうちか
らスロット数分のオプションアダプタの同時搭載を許可
する方法がある。この場合、多種のアダプタをサポート
できるが、従来はオプションアダプタの割込制御および
ＤＭＡ優先制御部として、多種のオプションアダプタ分
の制御を行う必要があり、オプションアダプタと制御部
の間の信号線をオプションアダプタ毎に持つ必要があっ
た。又、スロットに搭載されたオプションアダプタの種
類をシステムジェネレーションによって構成情報をキー
ボード等の入力装置を使用してパラメータ入力する必要
があり５手続きが複雑な上に誤りも生じ易く、かＮる不
慣れなユーザが構成を変更する場合に問題となるという
欠点がある。
以上の多種のオプションアダプタを提供し、そのうちか
らスロット数分のオプションアダプタの同時搭載を許可
する方法がある。この場合、多種のアダプタをサポート
できるが、従来はオプションアダプタの割込制御および
ＤＭＡ優先制御部として、多種のオプションアダプタ分
の制御を行う必要があり、オプションアダプタと制御部
の間の信号線をオプションアダプタ毎に持つ必要があっ
た。又、スロットに搭載されたオプションアダプタの種
類をシステムジェネレーションによって構成情報をキー
ボード等の入力装置を使用してパラメータ入力する必要
があり５手続きが複雑な上に誤りも生じ易く、かＮる不
慣れなユーザが構成を変更する場合に問題となるという
欠点がある。
必要なシステム構成上のパラメータを自動的に収集する
方法としては１例えば特開昭５６−６０９２５号公報に
示されるように、リセット信号を受けると、自装置のデ
バイス識別情報を上位機器に送出するものが知られてい
る。しかし、この方法はデバイスの種類あるいは接続台
数分のリセット信号線およびデバイス識別情報送出の為
のデータ線を特別に設ける必要がある。
方法としては１例えば特開昭５６−６０９２５号公報に
示されるように、リセット信号を受けると、自装置のデ
バイス識別情報を上位機器に送出するものが知られてい
る。しかし、この方法はデバイスの種類あるいは接続台
数分のリセット信号線およびデバイス識別情報送出の為
のデータ線を特別に設ける必要がある。
本発明の目的は、マイクロプロセッサを使用した端末シ
ステムのような情報処理システムにおいて、１つのバス
インタフェースに接続される複数種のアダプタの確認を
自動的に行い、構成制御を容易にする情報処理システム
の構成確認方式を提供することにある。
ステムのような情報処理システムにおいて、１つのバス
インタフェースに接続される複数種のアダプタの確認を
自動的に行い、構成制御を容易にする情報処理システム
の構成確認方式を提供することにある。
上記目的を達成するために、本発明は、アダプタが任意
に接続される複数のスロットの各々に、物理的に固有の
番号をピンの組合せ等により予め割付けておき、プロセ
ッサからのアクセスに応答して、当該アダプタがスロッ
トに搭載されている場合、該アダプタは、自分が搭載さ
れているスロットに固有に割付けられた番号をプロセッ
サに返送し、プロセッサは、アクセスアドレスと返送さ
れたスロットの番号により、スロットとそれに接続され
ているアダプタとの対応を知ることを特徴とする。
に接続される複数のスロットの各々に、物理的に固有の
番号をピンの組合せ等により予め割付けておき、プロセ
ッサからのアクセスに応答して、当該アダプタがスロッ
トに搭載されている場合、該アダプタは、自分が搭載さ
れているスロットに固有に割付けられた番号をプロセッ
サに返送し、プロセッサは、アクセスアドレスと返送さ
れたスロットの番号により、スロットとそれに接続され
ているアダプタとの対応を知ることを特徴とする。
第１図は本発明の一実施例のシステムブロック図を示す
、プロセッサ１とメモリ２とスロット４〜７は、一つの
バス信号線８で接続されている。
、プロセッサ１とメモリ２とスロット４〜７は、一つの
バス信号線８で接続されている。
プロセッサ１はメモリ２に格納されているプログラムを
読み出して命令を実行する。タイムアウト監視部３につ
いては後述する。スロット４〜７の４つのスロットには
、アダプタ（Ａ）１４〜アダプタＣＦ）１９のいずれか
が任意に接続される。
読み出して命令を実行する。タイムアウト監視部３につ
いては後述する。スロット４〜７の４つのスロットには
、アダプタ（Ａ）１４〜アダプタＣＦ）１９のいずれか
が任意に接続される。
アダプタ（Ａ）１４〜アダプタ（Ｆ）１９は、アダプタ
毎に独自の制御機能を有し、例えば、Ｉ１０機器を接続
して、その制御を行う。スロット４〜７からは、割込線
９〜１２が出力されてプロセッサｌに接続されている。
毎に独自の制御機能を有し、例えば、Ｉ１０機器を接続
して、その制御を行う。スロット４〜７からは、割込線
９〜１２が出力されてプロセッサｌに接続されている。
第２図は、スロット４〜スロツト７に搭載されたアダプ
タの構成例を示す０本構成例は、スロット４．５にアダ
プタ（Ｃ）、（Ａ）が搭載され、スロット６にはアダプ
タが搭載されず、スロット７にアダプタＦが搭載されて
いる構成を示している。以下、説明を簡単にするため、
この構成例に従って説明する。
タの構成例を示す０本構成例は、スロット４．５にアダ
プタ（Ｃ）、（Ａ）が搭載され、スロット６にはアダプ
タが搭載されず、スロット７にアダプタＦが搭載されて
いる構成を示している。以下、説明を簡単にするため、
この構成例に従って説明する。
第３図は、第１図のスロット４〜７の詳細図を示す、ス
ロット４〜７は、同一のバス信号線８が図示しないコネ
クタピンに接続されているほか。
ロット４〜７は、同一のバス信号線８が図示しないコネ
クタピンに接続されているほか。
コネクタピン２０，２１．２２がある。コネクタピン（
ａ）２０とコネクタピン（ｂ）２１はスロットを区別す
る為のもので、スロット４は、コネクタピン（ａ）２０
とコネクタピン（ｂ）２１がいずれもグランドすなわち
Ｏｖに接続されている。
ａ）２０とコネクタピン（ｂ）２１はスロットを区別す
る為のもので、スロット４は、コネクタピン（ａ）２０
とコネクタピン（ｂ）２１がいずれもグランドすなわち
Ｏｖに接続されている。
以下、同様にして、Ｏｖに接続されているのは、スロッ
ト５のコネクタピン（ａ）２０とスロット６のコネクタ
ピン（ｂ）２１である。すなわち、コネクタピン（ａ）
２０とコネクタピン（ｂ）２１の組合せが、スロット４
〜７で互いに異なっている。コネクタピン（ｃ）２２は
、当該スロットに搭載されたアダプタがプロセッサに割
込動作を行う割込線をプロセッサ１と接続する為のコネ
クタピンであり、コネクタピン２０．２１と同様に予め
接続されているものである。
ト５のコネクタピン（ａ）２０とスロット６のコネクタ
ピン（ｂ）２１である。すなわち、コネクタピン（ａ）
２０とコネクタピン（ｂ）２１の組合せが、スロット４
〜７で互いに異なっている。コネクタピン（ｃ）２２は
、当該スロットに搭載されたアダプタがプロセッサに割
込動作を行う割込線をプロセッサ１と接続する為のコネ
クタピンであり、コネクタピン２０．２１と同様に予め
接続されているものである。
第４図は、第１図のアダプタ（Ａ）１４の構成例である
。他のアダプタ１５〜１９の構成も基本的には同様であ
る。第５図にアダプタ（Ａ）１５〜アダプタ（Ｆ）１９
のアドレスマツプを示す。
。他のアダプタ１５〜１９の構成も基本的には同様であ
る。第５図にアダプタ（Ａ）１５〜アダプタ（Ｆ）１９
のアドレスマツプを示す。
第５図には、同時にスロット（＃０）４〜スロツト（＃
３）７のアドレスマツプも示されている。
３）７のアドレスマツプも示されている。
アダプタ（Ａ）１４は、アドレス線３０とデータ線３１
とコントロール線３２からなるバス信号線８を受けて、
まずアドレス線３０のアドレスをアドレスデコーダ２９
でデコードし、第５図のアドレスマツプ図で規定されて
いるアドレス（ＦＯ００〜ＦＯＦＦ）までを認知して自
分宛のＩ１０ポートであれば、それに応じた動作を行う
、Ｉ１０制御部２３は、当該アダプタとして機能すべき
事柄について実行するが、アダプタの種類に応じてこの
制御部は異なる。アドレス（Ｆ Ｏ００）を認知すると
、コネクタピン（ａ）２０とコネクタピン（ｂ）２１の
信号レベルをトライステートバッフ７２６と２５を通じ
て、データ線２０の２１ビツト３４および２６ビツト３
３に出力する。コネクタピン（ａ）２０とコネクタピン
（ｂ）２１は、アダプタ内のプルアップ抵抗２８と２７
に接続されており、信号レベルがＯｖか又は＋５ｖかが
保証されている。
とコントロール線３２からなるバス信号線８を受けて、
まずアドレス線３０のアドレスをアドレスデコーダ２９
でデコードし、第５図のアドレスマツプ図で規定されて
いるアドレス（ＦＯ００〜ＦＯＦＦ）までを認知して自
分宛のＩ１０ポートであれば、それに応じた動作を行う
、Ｉ１０制御部２３は、当該アダプタとして機能すべき
事柄について実行するが、アダプタの種類に応じてこの
制御部は異なる。アドレス（Ｆ Ｏ００）を認知すると
、コネクタピン（ａ）２０とコネクタピン（ｂ）２１の
信号レベルをトライステートバッフ７２６と２５を通じ
て、データ線２０の２１ビツト３４および２６ビツト３
３に出力する。コネクタピン（ａ）２０とコネクタピン
（ｂ）２１は、アダプタ内のプルアップ抵抗２８と２７
に接続されており、信号レベルがＯｖか又は＋５ｖかが
保証されている。
第２図の構成例で、アダプタ（Ａ）１４がスロット５に
搭載されていると、コネクタピン（ａ）２０はＯＶ１’
、：Ｉネクタピン（ｂ）２１が＋５■となっており、プ
ロセッサ１がバス信号線８のアドレス線３０を通じてア
ドレス（ＦＯＯＯ）をリードすると、データ線３１上に
、データとして２１ビツト３４にＯｖすなりち論理゛″
０”が出力され、２１′ビツト３３に＋５ｖすなわち論
理゛１″′が出力されることになる。
搭載されていると、コネクタピン（ａ）２０はＯＶ１’
、：Ｉネクタピン（ｂ）２１が＋５■となっており、プ
ロセッサ１がバス信号線８のアドレス線３０を通じてア
ドレス（ＦＯＯＯ）をリードすると、データ線３１上に
、データとして２１ビツト３４にＯｖすなりち論理゛″
０”が出力され、２１′ビツト３３に＋５ｖすなわち論
理゛１″′が出力されることになる。
割込線９〜１２の割込信号は、搭載されたアダプタのＩ
１０制御部２３からスロット４〜７のコネクタピン（ｃ
）２２に出力されてプロセッサ１に与えられる。一般的
には、プロセッサｌの前段に割込優先回廊があり、プロ
セッサ１との間を当該プロセッサに応じたインタフェー
スで制御するが、説明をわかりやすくする為にプロセッ
サｌに直接接続されるケースとして説明する。
１０制御部２３からスロット４〜７のコネクタピン（ｃ
）２２に出力されてプロセッサ１に与えられる。一般的
には、プロセッサｌの前段に割込優先回廊があり、プロ
セッサ１との間を当該プロセッサに応じたインタフェー
スで制御するが、説明をわかりやすくする為にプロセッ
サｌに直接接続されるケースとして説明する。
割込線９〜１２の割込信号がプロセッサ１に受付けられ
ると、プロセッサ１のプログラムは中継されて、第５図
のアドレスマツプに従い、例えばスロット（＃０）４か
らの割込信号であれば、プログラムは、メモリ２のアド
レス（Ｆ Ｆ Ｆ ８）に飛んでいく。同様にスロット
５，６．７からの割込信号では、それぞれアドレスとし
て（ＦＦＦＡ）。
ると、プロセッサ１のプログラムは中継されて、第５図
のアドレスマツプに従い、例えばスロット（＃０）４か
らの割込信号であれば、プログラムは、メモリ２のアド
レス（Ｆ Ｆ Ｆ ８）に飛んでいく。同様にスロット
５，６．７からの割込信号では、それぞれアドレスとし
て（ＦＦＦＡ）。
（ＦＦＦＣ）、（ＦＦＦＥ）に飛んでいく。
タイムアウト監視部３は、プロセッサｌがバス信号線８
によりメモリ２又はアダプタ（Ａ）１４〜アダプタ（Ｆ
）１９のＩ１０ポートをアクセスした時に、アダプタか
ら応答がない場合に、システムがハングアップしない為
のタイムアウト監視を行うもので、一般的には、ウオッ
チドックタイマとして知られている。タイムアウト監視
部３は一定時間経過しても応答がない場合、プロセッサ
１にその旨をタイムアウト検出線１３によって知らせる
。
によりメモリ２又はアダプタ（Ａ）１４〜アダプタ（Ｆ
）１９のＩ１０ポートをアクセスした時に、アダプタか
ら応答がない場合に、システムがハングアップしない為
のタイムアウト監視を行うもので、一般的には、ウオッ
チドックタイマとして知られている。タイムアウト監視
部３は一定時間経過しても応答がない場合、プロセッサ
１にその旨をタイムアウト検出線１３によって知らせる
。
次に１以上の構成により、プロセッサ１がいかにしてア
ダプタ１４〜１９の構成を認知して制御するか、第６図
のフローチャートで説明する。
ダプタ１４〜１９の構成を認知して制御するか、第６図
のフローチャートで説明する。
まず、プロセッサ１は各アダプタ（Ａ）１４〜アダプタ
（Ｆ）１９毎に予め規定されているスロット番号読取リ
ポートをリードする（６０１）。
（Ｆ）１９毎に予め規定されているスロット番号読取リ
ポートをリードする（６０１）。
例えば、アダプタ（Ａ）１４の場合、第５図のアドレス
マツプに示すように、アドレスは（Ｆｏｏｏ）にアサイ
ンされており、プロセッサｌはアドレス線３０にアドレ
ス（Ｆ ０００）を、コントロール線３２にリード要求
を送出する。第２図の構成例では、アダプタ（Ａ）１４
はスロット５に搭載されているので、アダプタ（Ａ）１
４は、アドレス（ＦＯＯＯ）を認知すると、データとし
て２１に論理＃Ｊ Ｉ Ｈｇ、２１に論理″０“をデー
タｌｌＡ３１を通しプロセッサ１に送り返す。次のアダ
プタ（Ｂ）１５の場合は、アドレス線３０にアドレス（
Ｆｌｏｏｏ）を送出する。しかし、第２図の構成例では
、アダプタ（Ｂ）１５はいずれのスロットにも搭載され
ておらず、該アダプタ（Ｂ）１５からの応答はない。こ
の場合、タイムアウト監視部３がタイムアウトを検出し
てプロセッサ１に知らせる（６０２）、これにより、プ
ロセッサ１は、アダプタ（Ｂ）５はいずれのスロットに
も搭載されていないことを知る（６０４）。以下、同様
にして。
マツプに示すように、アドレスは（Ｆｏｏｏ）にアサイ
ンされており、プロセッサｌはアドレス線３０にアドレ
ス（Ｆ ０００）を、コントロール線３２にリード要求
を送出する。第２図の構成例では、アダプタ（Ａ）１４
はスロット５に搭載されているので、アダプタ（Ａ）１
４は、アドレス（ＦＯＯＯ）を認知すると、データとし
て２１に論理＃Ｊ Ｉ Ｈｇ、２１に論理″０“をデー
タｌｌＡ３１を通しプロセッサ１に送り返す。次のアダ
プタ（Ｂ）１５の場合は、アドレス線３０にアドレス（
Ｆｌｏｏｏ）を送出する。しかし、第２図の構成例では
、アダプタ（Ｂ）１５はいずれのスロットにも搭載され
ておらず、該アダプタ（Ｂ）１５からの応答はない。こ
の場合、タイムアウト監視部３がタイムアウトを検出し
てプロセッサ１に知らせる（６０２）、これにより、プ
ロセッサ１は、アダプタ（Ｂ）５はいずれのスロットに
も搭載されていないことを知る（６０４）。以下、同様
にして。
アダプタ（Ｃ）１６〜アダプタ（Ｆ）１９についてもア
クセスする。このようにして、プロセッサ１はアダプタ
（Ａ）１４〜アダプタ（Ｆ）１９のスロット番号読取リ
ポートをアクセスして、スロット４〜７に搭載されてい
るアダプタの種類、及び、それがどのスロットに搭載さ
れているかを認知する（６０６）。
クセスする。このようにして、プロセッサ１はアダプタ
（Ａ）１４〜アダプタ（Ｆ）１９のスロット番号読取リ
ポートをアクセスして、スロット４〜７に搭載されてい
るアダプタの種類、及び、それがどのスロットに搭載さ
れているかを認知する（６０６）。
一方、割込線９〜１２は物理的にスロット４〜７からプ
ロセッサｌに接続されている。このため、例えばスロッ
ト５に搭載されたアダプタ（Ａ）１４から割込信号が割
込線１０を通してプロセッサ１に出力されると、プロセ
ッサｌはプログラムを中断し、第５図の例でアドレス（
ＦＦＦＡ）に飛んでいく、そして、当該スロット（＄１
）５に搭載されているのはアダプタ（Ａ）１４であると
いう認知結果に応じて、アドレス（ＦＦＦＡ）の内容の
割込ベクタすなわち次の飛び先アドレスを、アダプタ（
Ａ）１４の割込み処理プログラムの格納されているアド
レスの先頭（１０００）に″飛んでいくように書き直す
（６０７）、割込線９，１１．１２に割込みが出力され
る場合も、同様の処理を行う。
ロセッサｌに接続されている。このため、例えばスロッ
ト５に搭載されたアダプタ（Ａ）１４から割込信号が割
込線１０を通してプロセッサ１に出力されると、プロセ
ッサｌはプログラムを中断し、第５図の例でアドレス（
ＦＦＦＡ）に飛んでいく、そして、当該スロット（＄１
）５に搭載されているのはアダプタ（Ａ）１４であると
いう認知結果に応じて、アドレス（ＦＦＦＡ）の内容の
割込ベクタすなわち次の飛び先アドレスを、アダプタ（
Ａ）１４の割込み処理プログラムの格納されているアド
レスの先頭（１０００）に″飛んでいくように書き直す
（６０７）、割込線９，１１．１２に割込みが出力され
る場合も、同様の処理を行う。
以上の説明は、アドレス（ＦＦＦ８〜Ｆ Ｆ Ｆ Ｆ）
の割込ベクタがＲＡＭ （Ｒａｎｄａｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に用意される場合であるが、メモリと
してこの番地がＲＯＭ （Ｒｅａｄ ｏｎｌｙ Ｍｅｒ
ｓｏｒｙ）の場合には、−担、ＲＡＭに割込ベクタをア
サインして、そのＲＡＭ上で更に飛び先アドレスを割込
処理プログラムの先頭にアサインすればよい。
の割込ベクタがＲＡＭ （Ｒａｎｄａｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に用意される場合であるが、メモリと
してこの番地がＲＯＭ （Ｒｅａｄ ｏｎｌｙ Ｍｅｒ
ｓｏｒｙ）の場合には、−担、ＲＡＭに割込ベクタをア
サインして、そのＲＡＭ上で更に飛び先アドレスを割込
処理プログラムの先頭にアサインすればよい。
本実施例では、説明を簡単にする為に、割込線について
はアダプタとプロセッサを直接接続する方法で説明した
が、一般には１割込優先順位制御等を必要とすることは
云うまでもない６又、アダプタには、 Ｄ Ｍ Ａ （
Ｄ １ｒｅｃｔ Ｍ ｅｍｏｒｙＡｃｃｅｓｓ）を行う
ものがあり、この場合、ＤＭＡを制御するＤＭＡ＠御部
とアダプタはＤ Ｍ Ａ ｆｌＪ御線で接続されるのが
一般的であるが、説明を簡単にする為に本実施例では省
略しである。
はアダプタとプロセッサを直接接続する方法で説明した
が、一般には１割込優先順位制御等を必要とすることは
云うまでもない６又、アダプタには、 Ｄ Ｍ Ａ （
Ｄ １ｒｅｃｔ Ｍ ｅｍｏｒｙＡｃｃｅｓｓ）を行う
ものがあり、この場合、ＤＭＡを制御するＤＭＡ＠御部
とアダプタはＤ Ｍ Ａ ｆｌＪ御線で接続されるのが
一般的であるが、説明を簡単にする為に本実施例では省
略しである。
〔発明の効果］
本発明によれば、システムジェネレーションあるいはス
イッチによる構成指示等の一切の人手介入なしに、自動
的に多種のアダプタを任意の組合せでスロットに搭載し
て制御できるという効果が得られる。
イッチによる構成指示等の一切の人手介入なしに、自動
的に多種のアダプタを任意の組合せでスロットに搭載し
て制御できるという効果が得られる。
第１図は本発明の一実施例のシステム構成を示す図、第
２図はアダプタの構成例を説明するための図、第３図は
第１ｖｉにおけるスロットの詳細を説明するための図、
第４図は第１図におけるアダプタの詳細を説明するため
の図、第５図はアドレスマツプの一例を示す図、第６図
は本実施例の動作を説明するためのフローチャート図で
ある。 １・・・プロセッサ、 ２・・・メモリ、 ３・・
・タイムアウト監視部、 ４〜７・・・スロット（コネ
クタ）。 ８・・・バス信号線、 ９〜１２・・・割込線。 第３図 第４図 第５図 アシ゛Ｌ２（１６２脂−）
２図はアダプタの構成例を説明するための図、第３図は
第１ｖｉにおけるスロットの詳細を説明するための図、
第４図は第１図におけるアダプタの詳細を説明するため
の図、第５図はアドレスマツプの一例を示す図、第６図
は本実施例の動作を説明するためのフローチャート図で
ある。 １・・・プロセッサ、 ２・・・メモリ、 ３・・
・タイムアウト監視部、 ４〜７・・・スロット（コネ
クタ）。 ８・・・バス信号線、 ９〜１２・・・割込線。 第３図 第４図 第５図 アシ゛Ｌ２（１６２脂−）
Claims (1)
- （１）プロセッサと、該プロセッサとバス信号線を介し
て接続される複数のコネクタと、該コネクタに任意に接
続され、独自に番地付けされた複数種類のアダプタとか
らなる情報処理システムにおいて、各々のコネクタに物
理的に固有の番号を割付け、前記プロセッサよりアダプ
タをアクセスした時、当該アダプタがコネクタに接続さ
れている場合、該アダプタは、自分が接続されているコ
ネクタの番号をプロセッサに返送し、プロセッサはアク
セスアドレスと返送されたコネクタ番号により、コネク
タとそれに接続されているアダプタの対応を知ることを
特徴とする情報処理システムの構成確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063085A JPS61220054A (ja) | 1985-03-27 | 1985-03-27 | 情報処理システムの構成確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063085A JPS61220054A (ja) | 1985-03-27 | 1985-03-27 | 情報処理システムの構成確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220054A true JPS61220054A (ja) | 1986-09-30 |
Family
ID=13147816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063085A Pending JPS61220054A (ja) | 1985-03-27 | 1985-03-27 | 情報処理システムの構成確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3938018A1 (de) * | 1988-11-15 | 1990-05-17 | Hitachi Ltd | Informationsverarbeitungssystem und verfahren zur bestimmung des aufbaus des systems |
| JPH07319798A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | パッケージ装着型データ処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55118120A (en) * | 1979-03-02 | 1980-09-10 | Fuji Electric Co Ltd | Setting system for type-based information of input/output card |
| JPS5611532A (en) * | 1979-07-11 | 1981-02-04 | Yokogawa Hokushin Electric Corp | Computer control system |
-
1985
- 1985-03-27 JP JP6063085A patent/JPS61220054A/ja active Pending
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