JPS6010664B2 - ワンチツプ・プロセツサ - Google Patents

Description

【発明の詳細な説明】 本発明は、ワンチップ・プロセッサ、特にユーザの希望
に対応して用意されたマスクＲＯＭによって構成された
命令格納メモリを内蔵したワンチップ・プロセッサにお
いて、製造段階におけるテストや使用段階におけるテス
トを行なうべく、入出力ボートと内部バスとを介して命
令を外部からセットするよう構成すると共に、通常処理
におけるタイミングに変更を加えることなく上記内部バ
スを命令セットのために供給するようにしたワンチップ
・プロセッサに関するものである。

周知の如く半導体製造技術の進歩によって集積回路の集
積密度がきわめて大となり、最近１つの半導体チップ上
にＲＯＭ，、ＡＭ、タイマ、入出力ボート、クロツク・
ジェネレータ、演算処理部などを搭載したワンチップ・
プ。

セッサが採用されつつある。このようなワンチップ・プ
ロセッサは一般に、命令格納メモリとしてマスクＲＯＭ
によって構成されるメモリが用いられる。このような命
令格納メモリは、上記ワンチップ・プロセッサの製造の
一過程として使用されるいわゆる評価用プロセッサにお
いては外付けされるが、評価が終予した段階ではワンチ
ップ・プロセッサ内に格納されるように製造される。こ
のように命令格納メモリを内蔵したワンチップ・プロセ
ッサにおいてテストを行なう場合には、既知の命令を外
部から与え当該命令に対応した処理が正しく実行される
か否かがチェックされるが、従釆からこのために本来の
命令実行タイミングが影響を受けるという問題点を含ん
でいる。このために、上記命令実行タイミングに影響を
与えることなく外部から命令をセットする回路を独立に
もうけることが行なわれるが、この場合非所望にチップ
面積が増大すると共に、迅速な機能テストを行なう上で
妨げとなるというＢＵの問題が提供される。本発明は、
上記の問題を解決することを目的としており、内部バス
に簡単な回路を追加するだけで外部からの命令セットを
行ない得るようにすると共に本来の命令実行タイミング
に影響を与えないようにすることを目的としている。

そしてそのため、本発明のワンチップ・プロセッサは、
少なくとも、命令格納メモリ、命令デコーダ、演算処理
部、入出力ボート、内部バスを内蔵すると共に上誌内部
バスを使用するに先立って当該内部バスに対してプリチ
ャージが行なわれるワンチップ・プロセッサにおいて、
与えられた命令を実行するタイミングを規定する第１の
タイミング信号、通常の処理時に上記命令格納メモリか
ら命令をフヱツチすると共に上記内部バスをプリチャー
ジするタイミングを規定する第２のタイミング信号、お
よび少なくとも上記第１のタイミング信号に先立って上
記内部バスをテスト処理時にプリチヤージするタイミン
グを規定する第３のタイミング信号をもうけ、上記テス
ト処理時に上記第２のタイミング信号に同期して上記内
部バスを介して入出力ボートからテスト用命令を上記命
令デコーダにセットすると共に上記第３のタイミング信
号に同期して上記内部バスをプリチャージするよう構成
したことを特徴としている。以下図面を参照しつつ説明
する。第１図は本発明の一実施例ワンチップ・プロセッ
サの要部を示し、第２図はその動作を説明するタイム・
チャートを示す。

第１図において、１は命令格納メモリ、２は命令デコ−
ダ、３は入出力ボートの１つであって例えば入力ボート
が用いられるもの、４はテスト。

モード起動回路であってテスト・モード時におけるタイ
ミング制御を行なうもの、５はクロツク。ジェネレータ
であって第１のタイミング信号ぐ．や第２のタイミング
信号Ｊ２や第３のタイミング信号Ｊ６を発生するもの、
６，７は夫々アンド回路、８はオア回路、９は内部バス
、Ｔ，はバス駆動用トランジスタ、Ｔ２は通常処理時に
おけるバス・プリチャージ用トランジスタであって通常
処理時に第２のタイミング信号で２によって制御される
もの、Ｔ３はテスト処理時におけるバス・プリチャージ
用トランジスタであってテスト処理時に第３のタイミン
グ信号ぐ６によって制御されるものを表わしている。図
示内部バス９は周知の如く通常処理時において、（ｉ）
プロセッサ内蔵素子相互間のデータ転送、（ｉｉ）プロ
セッサ内部から外部装置へのデータ転送、（ｉｉｉ）外
部装置からプロセッサ内部へのデータ転送のために利用
されるものであり、第２図図示の第１のタイミング信号
？，に同期して利用される。

そして、該内部バス９の当該使用に当っては、例えばバ
ス容量が比較的大きいことや、電圧源Ｎｃｃから接地へ
の電流パスが存在すると消費電力が増大することなどの
ために、一旦プリチャージされるようにされる。通常の
処理における動作について簡単に説明すると次の通りで
ある。

即ち、第２図を参照して、｛１｝ 命令フェッチと命令
実行とは第２図図示最上位に示す如くオーバラップして
次々と行なわれる。｛２１ このとき、第２のタイミン
グ信号？２に同期して、命令格納メモリ１からアンド回
路６を介して命令が読出されて命令デコーダ２にセット
される。

そして、命令デコーダ２によって当該命令が解読され、
図示しない内部ゲートの制御のための信号を発生するよ
うにされる。ｔ３ー 第２のタイミング信号？２に同期
して、第２図図示の如く、トランジスタＴ２がオンされ
て内部バス９がプリセットされる。

‘４１そして第１のタイミング信号◇，に同期して、上
註解議された命令に対応した処理（演算や格納など）が
実行される。

即ち、必要に応じて内部バス９が使用される。‘５）
そして同一サイクル内の第２のタイミング信号０２ に
同期して、次の命令が命令格納メモリ１から謙出される
。

通常の処理においては上述の如く処理されるが、テスト
処理時には上詑処理タイミングに基本的な変更を加える
ことなくテスト処理が実行される。

即ち、 ｛６１通常の処理時において内部バス９が使用されるこ
とのないタイミング時即ち第２のタイミング信号◇２に
よって規定されるタイミング時に、外部命令が入力ボー
ト３に供給され、かつテスト入力指示信号がテスト・モ
ード起動回路４に入力される。

‘７１ テスト・モード起動回路４は、テスト・モード
処理に対応したタイミング制御を行なう。

■ 即ち入力ボート３に供給された外部命令を第２のタ
イミング信号Ｊ２ に同期して、トランジスタＴ，，内
部バス９，アンド回路７を介して命令デコーダ２にセッ
トし、当該命令を解読する。■ そして、第３のタイミ
ング信号Ｊ６に同期して、トランジスタＴ３をオンし、
内部バス９をプリチヤージする。

胤 次いで、第１のタイミング信号◇，に同期して、上
記外部からセットされた命令に対応した処理（演算や格
納など）を実行する。

（１１）そして同一サイクル内の第２のタイミング信号
で２に同期して、次の命令が内部バス９を介して命令デ
コーダ２にセットされる。

以上説明した如く、本発明によれば、通常の処理（およ
びテスト処理）時に内部バス９が使用されないタイミン
グを選んで、内部バス９を介して外部命令を命令デコー
ダ２にセットするようにしている。

そして、内部バス９をプリチャージするタイミングを、
第２のタイミング信号◇２の代わりに第３のタイミング
債号ぐ８によって与えるようにしている。このために、
いわば単にトランジスタＴ３をもうけるだけで、外部命
令を内部バス経由でセットすることが可能となる。そし
て、命令デコードや処理（演算・格納）などのタイミン
グに全く変更を与えてなく、外部命令を次々と供給する
ことによって高速度でテスト処理を行なうことが可能と
なる。ここで、トランジスタ丸のゲート信号として第３
のタイミング信号である◇６を与えているが、もちろん
テスト時でない時はトランジスタｔに与えるゲート信号
を停止してもよい。図面の簡単な説明第１図は本発明の
一実施例ワンチップ・プロセッサの要部を示し、第２図
はその動作を説明するタイム・チャートを示す。

図中、１は命令格納メモリ、２は命令デコーダ、３は入
出力ボート、４はテスト・モード起動回路、９は内部バ
ス、Ｔ，はバス駆動用トランジスタ、Ｌ，Ｔ３は夫々バ
ス・ブリチヤージ用トランジスタを表わす。

姥１図 豹２図

Claims (1)

【特許請求の範囲】
1. １ 少なくとも、命令格納メモリ、命令デコーダ、演算
   処理部、入出力ポート、内部バスを内蔵すると共に上記
   内部バスを使用するに先立って当該内部バスに対してプ
   リチヤージが行なわれるワンチツプ・プロセツサにおい
   て、与えられた命令を実行するタイミングを規定する第
   １のタイミング信号、通常の処理時に上記命令格納メモ
   リから命令をフエツチすると共に上記内部バスをプリチ
   ヤージするタイミングを規定する第２のタイミング信号
   、および少なくとも上記第１のタイミング信号に先立っ
   て上記内部バスをテスト処理時にプリチヤージするタイ
   ミングを規定する第３のタイミング信号をもうけ、上記
   テスト処理時に上記第２のタイミング信号に同期して上
   記内部バスを介して入出力ポートからテスト用命令を上
   記命令デコーダにセツトすると共に上記第３のタイミン
   グ信号に同期して上記内部バスをプリチヤージするよう
   構成したことを特徴とするワンチツプ・プロセツサ。