JPS5839346A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路装置に関する。

固定記憶装置に格納さ扛た命令′ｌｒ、順次読出し固定
記憶装置に定めらｎたプログラムを実行する謂所マイク
ロプログラム処理方式の実現手段の一つとして第１図に
示す前記プログラムの一部を演算制御回路４００を搭載
する集積回路に内蔵した固定記憶装置ｔ３００に格納し
、ある分野に於て共通なプログラムを前記集積回路から
読出せる外部記憶装置５００に格納する方式がある。

この方式はある分野に於て共通なプログラムを開発した
後はこｒＬを格納した固定記憶装置３００を用意してお
き特定の処理に対応したプログラムを開発す扛は、一つ
の分野に於けるいくつかの応用が実現できるため開発時
間の短縮化、使用部品の共通化が計ｎるため多くのデー
タ処理装置や制御＠臘に採用さｎている。

従来内ｓ、ｆｉ！ｉ１定記憶装置３００に格納さｎるプ
ログラムの開発に用いらｎる手段として第２図に示す、
演算制御回路４００は全く同一で、内蔵記憶装置３００
を外部より書き換え可能な素子で構成した集積回路を用
い、書き込ｎたプログラムに誤りがあｎば、再度書き直
し、正しいプログラムを確立する方法がある。

しかしながらこの方法では簀き換え可能とした内戚記憶
装置３００の制御用に特別な入力信号を心安とし、且つ
前述した如く特別な素子を記憶素子として採用するため
、開発さｎたプログラムを格納する集積回路とは素子構
成の異なる集積回路を必要とする欠点を有する。ｉたプ
ログラムの一部畜換えに際しても全ての内容を書き洪え
が必要なためプログラムの開発時間が増大するという欠
点がある。

他方、第３図に示す確立したプログラムを格納する固定
記憶装置を内蔵する集積回路内の制御回路を一部変更し
、内蔵固定記憶装置からの命令の読出しが要求さｎた場
合でも外部記憶装置５００からの命令を読込むことを可
能とし、内蔵固定記憶装置に相当する部分を外部記憶装
置５００に実現する方法がある。この方法には内蔵同定
記憶装置に相当する部分にあるため、こｎに一部だけの
書換えが可能な記憶装置を採用すｎば、ブーグラムの確
立に要する時間が少なくなるという利点があるが異なる
機能の集積回路ｆｔ２種開発することには変りなく、集
積回路の開発に手間取り、且つ。

回路構成がほぼ同一の集積回路が２種製造さｎるため管
理がわずられしいと云う欠点がある。

本′Ａ８Ａは係る点に鑑みプログラムを開発する友めの
機能を実現する回路構成の集積回路と内蔵した固定記憶
回路に開発したプログラムを格納するため集積回路を開
発することなく、前記２種の機能を１つの集積回路内に
実現するにおる。

本究明を第４図に示す実施例に基き詳細に説明する。入
力端子１００は、この集積回路が管理する記憶装置に対
して続出すべき命令が格納さ′ｎた番地（アドレス）ｔ
−示すアドレスレジスタ２００の内容をインバータ４＃
５を介して初期状態に設定する信号が導入さｎる端子で
める。また入力端子１００に接続ざｎるインバータｌは
他の論理素子の閾値電圧よりも大きい論理素子を採用す
るものである。この様な論理素子の実現は、第５図に示
す様なＮ型電界効果型トランジスタで構成さｎる回路構
成に於ては寄生トランジスタを紡ぐボロン等ｌ族の不純
物を拡散する際１点線内のトランジスタに拡散すること
によって得らｎる。

インバータ１の出力はインバータ２の入力となりこのイ
ンバータ２の出力はセット優先フリップフ四ツブ（以下
８−　ＲＦ／）’とする）のセット入力となる。インバ
ータ５の出力を入力とするインバータ６とこの出力を先
方の入力とし他方の入力ｔ！インバータ５の出力である
２人カアンドケート７はインバータ５の信号が論理値０
（以下「０」とする）から論理値１（以下「１」とする
）に変化した際ｒｌＪの信号を発生する回路でありこの
信号はＳ　−１（、ｋ’／Ｆ　３’のリセット入力とな
る。アドレスレジスタ２００の出力２００ａ〜２００ｎ
は出力端子Ｏａ〜Ｏｎを介して外部記憶装置５００にア
ドレス指定信号として与えらｎる。また２００ｅ〜２０
０ｎは内蔵固定記憶装置３００のアドレス指定信号とな
っている。５人カッアゲート８の入力は２００ａ〜２０
０ｄと前記Ｓ−ＲＢ”／Ｆ３　ｏＱ出力でありその出力
は内蔵固定記憶装置３００の出力３００ａ〜３００ｍ１
夫々一方の入力とする２人カアンドゲート群１０ａ−１
０ｍの共通入力であり且つイアバーＩＩＥ１の入力でり
る。インバータａの出力は外部記憶装置５００の出力５
００ａ〜５００ｍを夫々−万の入力とする２人カアンド
ゲート群１１ａｚｌ１ｍの他方の共通入力となる。２人
カアンドゲー）ｉｌｌ　Ｏａ〜ｌ　Ｏｍ　ｔ　ｌ　１　
ａ−１１ｍの出力は夫々対応した２人カッアゲ−）１２
ａ−１２ｍを介して演算処理装置４００に導入さｎ演算
処理装置４００内でどの演算を実行するか指定する命令
となる。

纂６図＜８）に示す様に入力端子１００にインバータ４
の出力が「０」となるがインバータｌの出力はｒｌＪの
ままであるレベルの入力を与えると前述した如く２人カ
アンドゲート７の出力から入力信号の変化した際５−Ｒ
ｈ／ｌ′’３のリセット信号が発生し８−　九Ｆ／Ｆの
出力Ｑは「０」となる。アドレスレジスタ２００ａ〜２
００ｄに全て「０」が現ｎるとノアゲート８の入力は全
て「ｏ」となりその出力はｒｌＪとなる。またインバー
タａの出力は「０」となる。この状態は２人カアンドゲ
ート群１１ａ〜ｌ１ｍの出力はｒＯＪとなり内部固定記
憶装置３００の出力３００ａ〜３００ｍが２人カアンド
ゲート１０ａ〜１ｏｍｔｌ−介して演算処理装置４００
に与えらｎる。また２００ａ〜２００ｄのうちのどｊＬ
かにｒｌＪが現ｎるとノアゲート８の出力は「０」とな
る。２人カアンドゲート群１０１〜ｌＯｍの出力はｒＯ
Ｊとなり、外部記憶装置５００から読出さｎる自答５０
０ａ〜５００ｍがｉ人力アンドゲート群１１８％１１ｍ
ｔ−介して演算処理装置４００に与えらｎる。この様に
して内蔵固定記憶装置からの命令の絖出しと外部記憶装
置からの命令の読出しが切替えらｎる。

入力端子１００に第６図（ｂ）に示す様なインバータｌ
＃４共にその出力が電化するレベルの入力が与えらｎる
と前述した如く２人カアンドゲート７から８−ＲＦ／Ｐ
３のリセット信号が発生するが。

８−　Ｒｋ”／Ｆ３　のセット信号であるインバータ２
の出力は「ｌ」、であるためＳ−九に’／Ｆ３　の出力
はｒｌＪとなる。

この状態は、２００ａ〜２００ｄの門番はどうであｎノ
アゲート８の出力は「０」となり前述した外部記憶装置
からの館令を演算処理装置４００に与えるものでるる。

従って内蔵固定記憶装置３００に相当する部分を外部記
憶装置内に実現しプログラムの一殆を行なうことができ
る。

またＳ−凡に’／に’　３のリセット入力は入力端子１
００に与えらｎる信号が「０」からｒｌＪに変化する際
必ず発生するのでＳ　−Ｒｋ／に’　３の門番が不定の
ため一義的に状態が定まらないと云う異常動作は存在し
ない。

以上述べた様に本発明によｊＬば、プロゲラ、ムを開始
する回路４成の集積回路と開発したプログラムを格納す
るための回路構成の集積回路を開発することなくｚｍｏ
＠能を入力レベルの高低の変化で一つの果１ｔＲｉ！ｌ
Ｉ回路に実現することが可能となり。

開発時向の短縮製造管理の簡略化にもたらす効果は大で
ある。

【図面の簡単な説明】

第１図はマイクロプログラム処理方式の実施例を示す図
、第２図は内蔵固定記憶装置に格納するプログラム開発
するための集積回路例を示す図。 第３図は内蔵固定記憶装置のプログラム開発するための
集積回路例を示す図、第４図は本発明の実施例を示す図
、第５図は―理閾値電圧を変える論理構成の説明図、第
６図（ａ）　ｌ　（ｂ）は本発明の実施例に於けるタイ
ミングチャートである。 １００・・・・・・入力端子、２００・・・・・・アド
レスレジスタ、３００・旧・・固定記憶装置、４００・
・・・・・演算処理装置、５００・・・・・・外部記憶
装置。 ＄１区 ７００−］−一一一 （θ） 隼 （ｂ） ｂ　区

Claims (1)

1. 【特許請求の範囲】 命令を記憶する記憶装置内の読取るべき命令細が格納さ
   ｔている番地を示すアドレス記憶装置と。 命令を記憶する記憶装置のうち一部を固定記憶装置とし
   て内成し、一部を外部記憶装置として管理できる回路を
   有し前記アドレス記憶装置の内容を初期設定する信号を
   入力さｎる回路を有する集積回路装置に於て、該初期設
   定信号の入力に異なった一部で動作する入力回路を設け
   、この入力回路に与えらｎる信号の立ち上がりでリセッ
   トし、高い細部電圧の入力回路からの信号でセットする
   ７リツプ７０ツブを設け、この７す、プフロップがセッ
   トした後は内蔵固定記憶装置からの命令を読取る状態と
   なっても、外部記憶装置からの命令を読取ることｔ−特
   徴とする集積回路。