JPS5897731A - 論理集積回路の入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、論理集積回路の入出力制御方式に関し、特に
プリチャージ方式のデータ・バスを用−た大規模集積回
路において、非同期に外部装置との閏でデータ転送が行
える入出力制御方式に岡するものである。

最近のように、マイタルコンミシータが各種分−に広く
使用されるようになると、他の一理装置とマイクロコン
ピュータとを結合して、互−にデータを転送する必要が
生ずる。また、最近のマイクロコンピュータは、高速動
作のため１マシン・サイクルのうちの一部分の区間でデ
ータ・バスにプリチャージする方式の回路構成が用１ら
れ、例えばレジスタの内容によりスイッチをコントロー
ルすることにより、データ・バスを介して入出力データ
を転送する。

従来、このようなマイクロコンピュータｌｌｆ）１ｍｌ
理集積回路では、讐続された外部装置と内部のレジスタ
との間でデータ転送を行う場合、内部夕胃ツタと外部装
置のり讐ツクとを同期させて行う方法、あるいはプリチ
ャージ方式を採用Ｌ″Ｃいな一データ・バスの回路構成
によシ行う方法によ隻爽現して−る。

しかし、前者の方法では、異なるクロックを有する複数
の装置間でデータ転送を行うためには、同期化に複雑な
回路が必要となり、また後者の方法でけ、内部レジスタ
と内部パスのインターフェイス回路が複雑となる。

本発明の目的は、このような従来の欠点を除去するため
、プリチャージ方式のデータ・パス構成を用いて高速動
作を行うとともに、内部レジスタと外部の別系統のクロ
ックで動作する装置との間で、回路規模を殆んど増加す
ることなく、データ転送。を行うことができる論理集積
回路の入出力制御方式を提供することにある。

上記目的を達成するため、本発明による論理集積回路の
入出力制御方式ではＭ　ＯＳ　（Ｍｓｔａｊ　０ｘＩＬ
ｓ８・ｍ１ｅｏｎ改ｕｌｔｏｒ　）で構成され、内部デ
ータ・バスをプリチャージした後に、メモリ、レジスタ
、および演算回路等の相互間でデータ転送を行う論理集
積回路において、その論理集積回路とけ黒なるクロック
で動作する外部装置より非同期で論理集積回路内のデー
タ・レジスタに対し、内部データ・バスを介してデータ
転送の要求があったとき、論理集積回路の動作クロック
を一時停止し、内部データ・バスを外部装置に回路的に
接続し、さらにデータ転送サイクルの最初の期間に内部
りｐツクと興なる信号により内部データ・バスをプリチ
ャージすることを特徴としている。

以下、本発明の実施例を、図面によシ説明する。

第１図は、本発明の対象となるＭＯ８ディジタル大規模
集積回路のブロック構成図である。

第１図においては、ＭＯ８ディジタル大規模集積回路（
以下ＬＳＩと記す）１およびそれと接続されてデータ転
送を行う装置（例えば１ディジタル計算機）２が示され
ており、ＬＳｌｌとディジタル計算機２はそれぞ、れ非
同期の興なる周波数のりジッタで動作しているものとす
る。

Ｌｇｌｌは、演算回路（ＡＬＵ）１０、データ記憶装置
（ＲＡＭ）１１、複数のデータ用レジスタ（］ＬＩｔＧ
ｌ　、２）１２．１３％内部動作を制御するプ四グラム
が格納された記憶装置（ＲＯＭ）１４、外部ディジタル
計算機とのインターフェイスである入出力回路（入出力
バツ７ア）１５、およびタイミング制御回路（コントロ
ール）１６を備えている。

ＬＳＩＩとディジタル計算機２とは、ｎビットのデータ
・バス３、ｍビットのファンクション・バス５、チップ
・セレクト信号（Ｏ８）６、リード／ライト制御信号（
Ｒ／Ｗ）７、およびデータ転送タイミング信号（ＩＩ：
）８で接続される。

第２図は、第１図のＬＳＩ内部で用いられているバス・
プリチャージ方式によるデータ転送回路の構成図であり
、第３図は第２図の動作タイムチャートである。

ＭＯＳ−Ｌ８Ｉで高速動作を行わせるために、一般に用
いられているバス・プリチャージ方式によるデータ転送
回路は、第２図に示すように、データ・パスＤ１プリチ
ャージ用トランジスタＴ工。

スイッチ用トランジスタＴｌ　ｒ　Ｔｌ　、スイッチ制
御用レジスタ１丁、転送データをセットするレジスタ１
８等より構成される。　また、Ａはバスをプリチャージ
するための制御信号、Ｂはレジスタ１７の出力信号、Ｃ
はレジスタ１７の内容をバスに出力するタイミングを与
える制御信号、ＤＦｉｍＩ数本あるうちの１本を示すデ
ータ・バス、Ｅはバスの内容をレジスタ１８に取り込む
制御信号である。

ＬａＩ３は、第３図に示すような一定周期の゛サイクル
（’ｌ’ｃｙｏ　）で動作する。　このサイクルでは、
先ず信号人によりトランジスタＴ、を通してデータ・バ
スＤの寄生容ｊｌＣ１をプリチャージする（第３図ム参
照）。これにより、データ・バスＤＦｉ論理レベル“ど
の状態になる（第３図り参照）。プリチャージが終了し
た後、信号Ｃによりレジスタ１７の出力Ｂがデータ・バ
スＤに出力される（第３図Ｂ、Ｃ参照）。　このとき、
レジスタ１７の内容が“１″′であれば、トランジスタ
Ｔ　Ｔがオンとな１ｆ　　　　懲 り、寄生容量Ｃ１の電荷がトランジスタＴ１１Ｔ、全通
してディスチャージされ、−データ・バスＤは“０状態
になる（第３図りの低レベル参照）。　一方、レジスタ
１７の出力Ｂが０　であれば、トランジスタ’１’、、
Ｔ、には電流が流れず、データ・バスＤＦｉ“１″の状
態に保たれる（第３図りの高レベル参照）。

とのデータ・バスＤの状態け、インバータＧｌを通して
レジスタ１８に、タイミング・ノぐバスＥによってセッ
トされる。

第４図は、本発明の実施例を示すＬＳＩ内のデータ転送
制御回路の構成図であり、第５図、第６図は第４図にお
ける動作タイム・チャートである。

第４図におけるデータ・バス３．４はｎビットのわ７成
１になっている。　また、第１Ｆに示した回路の他に、
制御タイミングを発生するクロック発生回路１９および
内部制御タイミング発生回路２０が示されている。　φ
。、φ０．φ、、φ、は％ＬＳＩ１内の各部を制徘する
４相オーバラツプの基本りＶツクである。　第３図にお
ける信号Ａ、Ｃ，Ｅａ、それぞれ第４図における信号３
０．３４−．３３に対応し、また第４図ではその他に入
出カッ（ツ７ア１５のコントロール信号３５、内部の通
常動作の停止を示す信号ＤＩａｌｔ　）　３１　、おキ
び外部からＬ１２ ８１１の内部レジスタ２１．２２にデータ転送を要求す
る信号（Ｈａｚｔ−Ｄ）３２が示されている。

ｔＩｖ、５図は、通常動作時のタイミングを示し、第６
図は外部よりデータ転送の要求があった場合で、レジス
タのデータのリード動作のタイミングを示す。

第６図においては、ＬＳＩ１を選択するためのチップ・
セレクト信号フが入力され１に％／’ため、入力り四ツ
タ（ＯＬＫ２）から第４図に示すりシック発生器１９に
よ抄発生された４相りｐツタφ。〜φ、で、Ｌ　ｓ　ｌ
ｌの内部の回路が動作する。

前記信号人、Ｃ２１に対応するプリチャージ信号３０、
データ出力信号３４、データ入力信号３３は、第４図の
内部制御タイミング発生回路２０で、基本り―ツクφ。

〜φ、を組み合わ姥ることにより生成される。　この状
態では、入出力フントロール信号３５、データ転送要求
信号（Ｂａｚｔ　−Ｄ）３２、動作停止信号（Ｈａｊｔ
）３１の各信号は発生しｆｋｖｈ。

一方、外部のディジタル計算機よりデータ転送要求があ
ったときには、転送要求（フードが７アンクシヨン信号
６によって与えられ、第６図（６）に示すように１チツ
プ・セレクト信号７が入力されたとき、第４図に示すコ
ントレール回路１６でこれを検出して、りｐツク発生器
１９にデータ転送要求信号３２を送る。　これによ抄ク
ロック発生器１９け、通常動作を停止させることを示す
信号（］（ａｊｔ　−Ｄ　）　３１を出力する。

りｐツク発生ｒｒ１９では、クロックφ。〜φ、を停止
し、ｌ／８サイクル間遅らせて停止信号”［１（ａｃｔ
　）３１を出力する（第６図（ｔ）参照）。　このＡサ
イクルの間に通常時とＦｉ異なる回路でプリチャージ信
号３０を出力してデータ・バス４を“１　のレベルにプ
リチャージする（第６図６ＩＩ）（ｎ）参照）。

外部からのタイミング信号６により、データ出力信号３
４が内部制御タイミング発生囲路２０から発生される。

　データ出力信号３４は、トランジスタＴ　　〜丁　　
をオンにしてレジスタ２１〜２２１−１　　　　　　ｍ
　−ｎ の１つの内容をトランジスタ’ｒ、−１〜Ｔｓ−〇を通
してデータ・パス養に出力する（第２図、第３図の動作
参照）。　データ・バス専の内容は、タイミング信号６
により制御されるＩ１０コントロール信号３δでＬＳＩ
Ｉの外部データ・バス３に出力され、ディジタル計算機
２へ読み出される。

１回のデータ転送が終了すると、チップ・セレクト信号
７がなくなるので、これを第４図のコントレール回路１
６で検知して、再び基本クロックφ。

〜φ、を発生し、通常動作に入る。

第７図は、第４図トおける基本りｐツタ（φ、〜φ、）
、プリチャージ信号３０および動作停止信号（Ｈａｊｔ
　）　３１を発生さぜる回路の構成図である。

４相りｐツク発生器１９は、単相の入力クロック（ＯＬ
　Ｋ　２）よ〉第６図−）〜Ｏ）に示す４相オーバラッ
プ・クロック（φ。、φ８．φ□、φ１．）を発生する
。

データ転送要求信号（Ｈａｊｔ　−Ｄ　）　３２が入力
すると、ナンド・ゲートＧ２により作られるφ１．・φ
□のタイミングで７９ツブ・７０ツブ２４をセラ）する
・次に、φ８．のタイミングで７リツプ・７ａフプ２３
をセットし、そのセット出力信号と４１Ｈオーバラツプ
・り田ツク（≠。ｒ−ＩＩｇ）とをナンド・ゲート（０
３〜Ｇ６）に入力して基杢夕四ツタナ。〜φ、の出力を
停止する。　一方、７リツプ・７ｗツブ２４がセットさ
れると、アンド・ゲー）ＧＩＯによシクロツクφ□との
アンド信号が７リツプ・フロップ２５のＳ端子に入力し
、１サイク＃、　（Ｔａｙｏ　）の初めより’［’ｃｙ
ｃ　／　５だけ遅れて７リツプ・フロップ２５をセット
する。　フリップ・フリップ２５のＱ出力は、停止信号
（ＨｌＬｌｔ　）　３１になるとともに、ナンド・ゲー
トＧ８においてフリップ・７０ツブ２３のＱ出力とアン
ドをとることにより外部とのデータ転送時のデータ・バ
ス・プリチャージ信号３０を出力する（第６図−）（ロ
）参照）。

データ転送要求信号（Ｈａｊｔ−Ｄ）３２が“０”にな
ると、フリップ・フロップ２４−．２３が各タイミング
でリセットされ、ナンド・ゲー）０３〜Ｇ６より基本ク
ロックφ。〜φ、が再び出力するとともに、７リツプ・
７胃フプ２４の出力とクロックφ、ヨをナンド・ゲート
Ｇ１１でアンドして、フリップ・７０ツブ２５の几端子
に入力し、これをリセットする。

仁れによに停止信号（Ｈａ７ｔ　）　３１は“０”メな
って、通常動作状態に戻る。

なお、第６図−）におφては、外部との閣のデータ転送
時に発生するバス・プリチャージ信号３０（斜線で示す
）が、通常動作時に発生するバス・プリチャージ信号３
０と偶然同一時刻で発生して−るが、異なる任意の時刻
に発生させることがで龜るのは勿論である。

以上説明したように、本発明によれば、Ｍｏ２で構成さ
れた大規模集積回路において、プリチャージ方式のデー
タ・バス構成を用いて高速動作を行って−る場合、外部
から内部レジスタとの閏でデータ転送要求があったなら
ば、内部タロツタ動作モードを停止し、さらに外部との
データ転送時に、独立してバス・プリチャージ信号を発
生″：５−するので、複数の内部レジスタの各ビットご
とに回路を付加する必要がなく、集積回路の回路規模の
増加を最小限に止めて、外部とのデータ転送を行うこと
ができる。

【図面の簡単な説明】

第１図祉本発明の対象となる論理集積回路のプリッタ構
成図、第２図は第１図の回路内で用いられるバス・プリ
チャージ方式のデータ転送回路の構成図、第３図は第２
同における動作タイム・チャー、ト、第４図は本発明の
実施例を示す論理集積回路内のデータ転送制御部の構成
図、第６図、第６図はそれぞれ第４図における動作タイ
ム・チャート、第７図は第４図におけるクロック、プリ
チャージ信号、停止信号等を発生する回路の構成図であ
る。 １：論理集積回路（Ｌｓｚ）、２：外部装置（ディジタ
ル計算ｌＩｂ４）、３＝外部データ・バス、′４＝内部
データ・バス、１９：り四ツク発生回路、２０：内部割
部タイミング発生回路、１７，１８゜２１．２２：レジ
スタ、２３ｔ２４．２５：フリップ・７０ツブ。 第　１１て ＣＬＫＩ　　　　　　　　　　　　　　　ＣＬＫ２第２
図 第３図 Ｅ’　ｌ ■ 第４図 ＬＫ２ 第５図 第６図 第７図 第１頁の続き ■出　願　人　日立電子株式会社 東京都千代田区神田須田町１丁 目２３番２号

Claims (1)

【特許請求の範囲】
1. Ｍ　Ｏ８（Ｍ＠ｔａＪ　Ｑｘｌｄｓ　ｌｌ＊ｍ１ｏｏｎ
   ａｕａｔｏｒ　）で構成され、内部データ・バスをプリ
   チャージした後に、メモリ、演算回路、レジスタ等の閏
   でデータ転送を行う論理集積回路において、該論理集積
   回路とは異なるタロツクで動作する外部装置よ〉、非同
   期で該論理集積回路内のデータ・レジスタに対し、内部
   データ・バスを介してデータ転送要求があった場合、諌
   論理集積回路の内部クリツタを一旦停止し、内部データ
   ・バスを外部装置に回路的に接続し、さらにデータ転送
   サイクルの最初の期間に内部クロックとはｌＩＩ＆なる
   外部からの制御信号によシ内部データ・バスをプリチャ
   ージすることを特徴とする論理集積回路の入出力制御方
   式。